專欄前言

本專欄的內容主要是記錄本人學習Verilog過程中的一些知識點，刷題網站用的是牛客網

輸入數據暫存在data_reg中，使能信號data_en用打兩拍的方式跨時鐘域傳輸到時鐘域B，最后data_out根據使能信號更新數據。data_en信號在A時鐘域用一個D觸發器暫存，然后打兩拍傳輸到B時鐘域。根據同步到B時鐘域的使能信號data_en_b1，更新輸出。

`timescale 1ns/1nsmodule mux(input 				clk_a	, input 				clk_b	,   input 				arstn	,input				brstn   ,input		[3:0]	data_in	,input               data_en ,output reg  [3:0] 	dataout
);reg [3:0] data_reg ; reg		  data_en_a, data_en_b0, data_en_b1 ; always @ (posedge clk_a or negedge arstn) begin if (~arstn) data_reg <= 0 ; else data_reg <= data_in ; endalways @ (posedge clk_a or negedge arstn) begin if (~arstn) data_en_a <= 0 ; else data_en_a <= data_en ; endalways @ (posedge clk_b or negedge brstn) begin if (~brstn) begin data_en_b0 <= 0 ; data_en_b1 <= 0 ; endelse begin data_en_b0 <= data_en_a ;data_en_b1 <= data_en_b0 ; endendalways @ (posedge clk_b or negedge brstn) begin if (~brstn) dataout <= 0 ; else dataout <= data_en_b1 ? data_reg : dataout ; endendmodule