半導體芯片制造中 W CVD（鎢化學氣相沉積） 的 Nucleation 解析

在鎢（W）化學氣相沉積（CVD）工藝中，Nucleation（成核） 是沉積過程的初始階段，指鎢原子或分子在基底表面形成初始晶核的過程。這一步驟對后續薄膜的均勻性、附著力及填充能力至關重要。

為什么需要 Nucleation？

1. 高深寬比結構填充：在先進制程中，接觸孔或通孔的深寬比（Aspect Ratio）可能超過10:1。若成核不均勻，會導致后續填充出現孔洞（Voids）或接縫（Seams）。
2. 降低界面電阻：良好的成核層可確保鎢與底層材料（如TiN阻擋層）的緊密接觸，降低接觸電阻。
3. 抑制異常生長：無成核層時，鎢可能以島狀（Island Growth）生長，導致薄膜粗糙或剝落。

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W CVD 沉積的工藝原理

鎢 CVD 主要用于 接觸孔（Contacts） 和 通孔（Vias） 的金屬填充，其核心是 還原反應，常見前驅體為 六氟化鎢（WF?），還原劑為 氫氣（H?） 或 硅烷（SiH?）。

1. 化學反應

• 主反應（H?還原）：
  [ \text{WF?} + 3\text{H?} \rightarrow \text{W} + 6\text{HF} \quad (\text{高溫，300–500°C}) ]
• 替代反應（SiH?還原）：
  [ 2\text{WF?} + 3\text{SiH?} \rightarrow 2\text{W} + 3\text{SiF?} + 6\text{H?} \quad (\text{低溫，200–400°C}) ]

2. 工藝步驟

1. 預處理：
   • 基底清洗（如等離子體刻蝕去除氧化物）。
   • 沉積 粘附層/阻擋層（如 Ti/TiN）。
2. 成核（Nucleation）：
   • 在 TiN 表面形成均勻的鎢晶核（需低沉積速率以控制形貌）。
3. 體沉積（Bulk Deposition）：
   • 快速填充孔洞，需高沉積速率。
4. 退火（可選）：
   • 消除應力，改善導電性。

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Recipe 架構

W CVD 的工藝參數需根據設備（如 Applied Materials Centura）和制程節點調整，典型架構如下：

參數	成核階段	體沉積階段
溫度	較低（300–350°C）	較高（400–500°C）
壓力	低（1–10 Torr）	中高（10–100 Torr）
WF?流量	低（10–50 sccm）	高（50–200 sccm）
H?/SiH?流量	比例高（H?:WF? ≈ 3:1）	比例低（H?:WF? ≈ 1:1）
沉積時間	短（10–60秒）	長（1–5分鐘）

關鍵設計考量

• 前驅體選擇：
  • H?還原：高溫下反應快，但需控制HF副產物對設備的腐蝕。
  • SiH?還原：低溫沉積，適合敏感結構，但可能引入硅殘留。
• 兩步沉積法：
  • 成核層：薄（<5 nm）、致密，確保連續性。
  • 體沉積：高速填充，需避免過度粗糙。

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工藝監控（Monitor）

為確保 W CVD 的穩定性和一致性，需實時監控以下參數：

1. 關鍵監控項

參數	監控方法	目標
膜厚均勻性	橢圓偏振儀（Ellipsometry）	全片均勻性（±3%）
電阻率	四探針法（4-point probe）	低電阻（5–10 μΩ·cm）
填充能力	SEM/TEM 剖面分析	無孔洞/接縫
表面粗糙度	AFM（原子力顯微鏡）	Ra < 1 nm
副產物殘留	質譜儀（Mass Spectrometry）	控制 HF/SiF? 濃度
顆粒缺陷	暗場光學檢測/電子束檢測	缺陷密度 < 0.1/cm2

2. 異常處理

• 成核不良：表現為島狀生長或剝落，需檢查前驅體純度或基底預處理。
• 孔洞形成：可能因成核層過薄或體沉積速率過快，需調整分步工藝比例。
• 電阻率偏高：可能因雜質（如氧、碳）摻入，需優化氣體純度或反應室真空度。

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實際案例：高深寬比通孔填充

• 問題：28nm 制程中，通孔深寬比達 15:1，體沉積后出現底部孔洞。
• 解決方案：
  1. 成核優化：使用 SiH? 在低溫下沉積超薄成核層（2 nm），增強覆蓋性。
  2. 脈沖式沉積：交替通入 WF? 和 H?，減緩沉積速率，改善填充均勻性。
  3. 退火處理：450°C 退火消除應力，降低電阻。

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總結

W CVD 的 Nucleation 是決定薄膜質量的核心步驟，需通過精確的工藝參數（溫度、壓力、氣體比例）和實時監控（膜厚、電阻率、缺陷）來優化。現代先進制程中，原子層沉積（ALD） 常與 CVD 結合，先以 ALD 沉積超薄成核層，再用 CVD 進行高速填充，以應對高深寬比結構的挑戰。