在大多數 Verilog 編譯器（如 VCS、ModelSim/Questa、Verilator）中，使用?+incdir+?選項指定包含路徑后，仍然需要在?filelist?文件中列出每一個 Verilog 源文件。+incdir+?選項僅告訴編譯器在特定目錄中查找頭文件（例如?.vh?/ .inc 文件），而不會自動包含這些目錄中的 Verilog 源文件。你需要明確地列出每一個 Verilog 源文件，以便編譯器知道要編譯哪些文件。

舉個栗子：

filelist?文件示例

假設你的項目結構如下：

project/
├── includes/
│   ├── common_defines.vh
│   └── custom_defines.vh
├── src/
│   ├── module1.v
│   ├── module2.v
│   └── top.v
└── filelist.f

你應該在?filelist.f?文件中這樣寫：

+incdir+./includes
./src/module1.v
./src/module2.v
./src/top.v