項目場景：
使用xilinx vivado過程中遇到以下問題：
程序可以綜合實現，但無法生成bit文件
問題描述
最終生成bit文件時報錯如下
[DRC PDCN-1567] BUFGCTRL_CE_pins_both_connected_to_gnd: For cell ***/rxrecclk_bufg_i placed at site BUFGCTRL_X0Y1 both CE0 and CE1 pins are tied to GROUND. Selection of an input clock requires a "select" pair (S0 and CE0, or S1 and CE1) to be asserted High. If either S or CE is not asserted High the desired input will not be selected. Please modify your design.
原因分析：
[DRC PDCN-1567] BUFGCTRL_CE_pins_both_connected_to_gnd 是在 Vivado 設計工具中進行設計規則檢查（DRC）時遇到的一個常見問題。這個錯誤指出在設計中的某個 BUFGCTRL 單元的兩個時鐘使能（CE）引腳都連接到了地（GND），這違反了設計規則。
BUFGCTRL 是一種用于時鐘緩沖的單元，它允許從多個輸入時鐘中選擇一個輸出。通常，你需要將一個選擇信號（S）和一個時鐘使能信號（CE）配對，以決定哪個輸入時鐘被選中并輸出。
錯誤消息中提到的 **/rxrecclk_bufg_i 是特定于你的設計中的 BUFGCTRL 單元的路徑。
解決方案：
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檢查
BUFGCTRL單元的連接：確保至少一個 CE 引腳連接到高電平（而不是都連接到 GND），以啟用相應的輸入時鐘。 -
修改設計：在你的設計文件中找到對應的
BUFGCTRL單元，并修改其 CE 引腳的連接。你需要將其中一個 CE 引腳連接到一個高電平信號，或者使用一個控制信號來動態地選擇時鐘。 -
重新進行 DRC 檢查：修改設計后，重新運行 DRC 檢查以確保錯誤已經被解決。
我的程序出問題是因為我在模塊頂層，時鐘輸入的接口處給的輸入為1‘b0，沒有時鐘！
