一、MIPI PHY驅動簡介

1. MIPI 協議分層

• 應用層：顯示（DSI）、攝像頭（CSI）。

• 協議層：定義像素/圖像幀如何封裝成數據包。

• 物理層（PHY）：具體電氣信號傳輸方式 —— 這里就是 D-PHY 或 C-PHY。

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2. D-PHY（Differential PHY）

• 傳輸方式：差分信號（類似 LVDS/USB/PCIe 的思想）。

• 信號線結構：

  • 1 對時鐘差分對（CLK+ / CLK?）

  • N 對數據差分對（Data Lane，1/2/4/8 對可選）

  • 每對數據線可以雙向使用（通常上行/下行配置固定）。

• 速率：

  • 典型 80 Mbps ~ 4.5 Gbps 每 lane（新規范更高）。

• 模式：

  • HS（High Speed）：高速差分傳輸圖像數據。

  • LP（Low Power）：低速單端模式，用于配置/空閑。

• 特點：成熟穩定、實現簡單，但需要更多的引腳。

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3. C-PHY（Current Mode PHY / 3-wire PHY）

• 傳輸方式：三線一組（Trio），通過 3 根線的電平組合編碼數據。

• 信號線結構：

  • 沒有獨立時鐘線。

  • 每 3 根線作為一組（Trio）既承載數據也承載時鐘信息（嵌入式時鐘）。

• 編碼方式：三相編碼（3 wires → 6 states → 每符號傳 2.28 bit）。

• 速率：

  • C-PHY 速率通常以 **Gsps（三相符號率）**表示，比如 2.5 Gsps。

  • 實際數據帶寬比 D-PHY 同頻率更高（編碼效率高）。

• 特點：

  • IO 引腳更少：同樣帶寬下，C-PHY 需要的線比 D-PHY 少。

  • 帶寬利用率更高。

  • 設計和調試復雜度更高。

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4. 對比總結

特性	D-PHY	C-PHY
信號模式	差分對	三線一組（Trio）
是否有獨立時鐘線	有（CLK±）	沒有（嵌入時鐘）
線數	2×N（數據） + 2（時鐘）	3×N（每 Trio）
編碼	NRZ（1 bit/Hz）	三相編碼（~2.28 bit/Hz）
帶寬效率	相對低	更高
實現難度	成熟、簡單	較復雜
應用	普遍用于 DSI/CSI	新產品高分辨率 DSI/CSI 越來越多采用

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5. 實際使用

• 很多 SoC / 模塊（比如手機）在 同一個接口上支持 D-PHY 和 C-PHY（稱 DSI Combo PHY），根據面板/攝像頭模塊需求選擇。

• 例如：

  • 低分辨率