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前言

時序約束的定義–設計者根據實際的系統功能，通過時序約束的方式提出時序要求； FPGA 編譯工具根據設計者的時序要求，進行布局布線；編譯完成后， FPGA 編譯工具還需要針對布局布線的結果，套用特定的時序模型（ FPGA 器件廠商能夠使用這樣的模型，對 FPGA 布局布線后的每一個邏輯電路和走線計算出延時信息），給出最終的時序分析和報告；設計者通過查看時序報告，確認布局布線后的時序結果是否滿足設計要求。

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提示：以下是本篇文章正文內容，下面案例可供參考

一、定義

二、時序模型