提示：文章寫完后，目錄可以自動生成，如何生成可參考右邊的幫助文檔

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前言

本章將為大家介紹 “Serial RapidIO Gen2 ”IP 的使用以及配置方法。“Serial RapidIO Gen2 ”IP 在進行數據傳輸時需要按照 Rapidio 協議進行數據傳輸。Rapidio 協議組成的基本要素是包和控制符號：包是基于各種協議的傳輸數據內容，控制符號則用于控制物理層數據交互的方式。本章實驗的方案是產生一組累加的測試數據，測試數據在經過光模塊后再對數據進行接收，將發送和接收的數據進行對比，從而測試我們的開發板是否支持“Serial RapidIO Gen2 ”IP 數據的收發。

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提示：任何文章不要過度深思！萬事萬物都經不起審視，因為世上沒有同樣的成長環境，也沒有同樣的認知水平，更「沒有適用于所有人的解決方案」 ；不要急著評判文章列出的觀點，只需代入其中，適度審視一番自己即可，能「跳脫出來從外人的角度看看現在的自己處在什么樣的階段」才不為俗人 。怎么想、怎么做，全在乎自己「不斷實踐中尋找適合自己的大道」

一、IP例化文件

srio_gen2_0 your_instance_name (.log_clk_in(log_clk_in),                                        // input wire log_clk_in.buf_rst_in(buf_rst_in),                                        // input wire buf_rst_in.log_rst_in(log_rst_in),                                        // input wire log_rst_in.gt_pcs_rst_in(gt_pcs_rst_in),                                  // input wire gt_pcs_rst_in.gt_pcs_clk_in(gt_pcs_clk_in),                                  // input wire gt_pcs_clk_in.cfg_rst_in(cfg_rst_in),                                        // input wire cfg_rst_in.deviceid(deviceid),                                            // output wire [15 : 0] deviceid.port_decode_error(port_decode_error),                          // output wire port_decode_error.s_axis_ireq_tvalid(s_axis_ireq_tvalid),                        // input wire s_axis_ireq_tvalid.s_axis_ireq_tready(s_axis_ireq_tready),                        // output wire s_axis_ireq_tready.s_axis_ireq_tlast(s_axis_ireq_tlast),                          // input wire s_axis_ireq_tlast.s_axis_ireq_tdata(s_axis_ireq_tdata),                          // input wire [63 : 0] s_axis_ireq_tdata.s_axis_ireq_tkeep(s_axis_ireq_tkeep),                          // input wire [7 : 0] s_axis_ireq_tkeep.s_axis_ireq_tuser(s_axis_ireq_tuser),                          // input wire [31 : 0] s_axis_ireq_tuser.m_axis_iresp_tvalid(m_axis_iresp_tvalid),                      // output wire m_axis_iresp_tvalid.m_axis_iresp_tready(m_axis_iresp_tready),                      // input wire m_axis_iresp_tready.m_axis_iresp_tlast(m_axis_iresp_tlast),                        // output wire m_axis_iresp_tlast.m_axis_iresp_tdata(m_axis_iresp_tdata),                        // output wire [63 : 0] m_axis_iresp_tdata.m_axis_iresp_tkeep(m_axis_iresp_tkeep),                        // output wire [7 : 0] m_axis_iresp_tkeep.m_axis_iresp_tuser(m_axis_iresp_tuser),                        // output wire [31 : 0] m_axis_iresp_tuser.m_axis_treq_tvalid(m_axis_treq_tvalid),                        // output wire m_axis_treq_tvalid.m_axis_treq_tready(m_axis_treq_tready),                        // input wire m_axis_treq_tready.m_axis_treq_tlast(m_axis_treq_tlast),                          // output wire m_axis_treq_tlast.m_axis_treq_tdata(m_axis_treq_tdata),                          // output wire [63 : 0] m_axis_treq_tdata.m_axis_treq_tkeep(m_axis_treq_tkeep),                          // output wire [7 : 0] m_axis_treq_tkeep.m_axis_treq_tuser(m_axis_treq_tuser),                          // output wire [31 : 0] m_axis_treq_tuser.s_axis_tresp_tvalid(s_axis_tresp_tvalid),                      // input wire s_axis_tresp_tvalid.s_axis_tresp_tready(s_axis_tresp_tready),                      // output wire s_axis_tresp_tready.s_axis_tresp_tlast(s_axis_tresp_tlast),                        // input wire s_axis_tresp_tlast.s_axis_tresp_tdata(s_axis_tresp_tdata),                        // input wire [63 : 0] s_axis_tresp_tdata.s_axis_tresp_tkeep(s_axis_tresp_tkeep),                        // input wire [7 : 0] s_axis_tresp_tkeep.s_axis_tresp_tuser(s_axis_tresp_tuser),                        // input wire [31 : 0] s_axis_tresp_tuser.s_axi_maintr_rst(s_axi_maintr_rst),                            // input wire s_axi_maintr_rst.s_axi_maintr_awvalid(s_axi_maintr_awvalid),                    // input wire s_axi_maintr_awvalid.s_axi_maintr_awready(s_axi_maintr_awready),                    // output wire s_axi_maintr_awready.s_axi_maintr_awaddr(s_axi_maintr_awaddr),                      // input wire [31 : 0] s_axi_maintr_awaddr.s_axi_maintr_wvalid(s_axi_maintr_wvalid),                      // input wire s_axi_maintr_wvalid.s_axi_maintr_wready(s_axi_maintr_wready),                      // output wire s_axi_maintr_wready.s_axi_maintr_wdata(s_axi_maintr_wdata),                        // input wire [31 : 0] s_axi_maintr_wdata.s_axi_maintr_bvalid(s_axi_maintr_bvalid),                      // output wire s_axi_maintr_bvalid.s_axi_maintr_bready(s_axi_maintr_bready),                      // input wire s_axi_maintr_bready.s_axi_maintr_bresp(s_axi_maintr_bresp),                        // output wire [1 : 0] s_axi_maintr_bresp.s_axi_maintr_arvalid(s_axi_maintr_arvalid),                    // input wire s_axi_maintr_arvalid.s_axi_maintr_arready(s_axi_maintr_arready),                    // output wire s_axi_maintr_arready.s_axi_maintr_araddr(s_axi_maintr_araddr),                      // input wire [31 : 0] s_axi_maintr_araddr.s_axi_maintr_rvalid(s_axi_maintr_rvalid),                      // output wire s_axi_maintr_rvalid.s_axi_maintr_rready(s_axi_maintr_rready),                      // input wire s_axi_maintr_rready.s_axi_maintr_rdata(s_axi_maintr_rdata),                        // output wire [31 : 0] s_axi_maintr_rdata.s_axi_maintr_rresp(s_axi_maintr_rresp),                        // output wire [1 : 0] s_axi_maintr_rresp.gt_clk_in(gt_clk_in),                                          // input wire gt_clk_in.drpclk_in(drpclk_in),                                          // input wire drpclk_in.refclk_in(refclk_in),                                          // input wire refclk_in.buf_lcl_response_only_out(buf_lcl_response_only_out),          // output wire buf_lcl_response_only_out.buf_lcl_tx_flow_control_out(buf_lcl_tx_flow_control_out),      // output wire buf_lcl_tx_flow_control_out.idle2_selected(idle2_selected),                                // output wire idle2_selected.idle_selected(idle_selected),                                  // output wire idle_selected.buf_lcl_phy_buf_stat_out(buf_lcl_phy_buf_stat_out),            // output wire [5 : 0] buf_lcl_phy_buf_stat_out.phy_clk_in(phy_clk_in),                                        // input wire phy_clk_in.gt0_qpll_clk_in(gt0_qpll_clk_in),                              // input wire gt0_qpll_clk_in.gt0_qpll_out_refclk_in(gt0_qpll_out_refclk_in),                // input wire gt0_qpll_out_refclk_in.phy_rst_in(phy_rst_in),                                        // input wire phy_rst_in.sim_train_en