【Verilog HDL】深入理解部分語法規則的本質

1. 門級描述

統一規則： 門類型 (輸出，輸入);

細化規則：

  • 與/或門： 多入一出 門 (輸出，輸入1，輸入2,……);
  • 緩沖門/非門：一入多出 門 (輸出1，輸出2,……輸出n，輸入);
門級建模，先出后入，幾出幾入看類型

2. 系統任務display與monitor

統一規則：$指令 (p1,p2,p3……);
對于p1，p2……，可以是

  • 變量：i0，i1，out
  • 信號名： I0，I1，OUT
  • 雙引號括起來的字符串：見字符串使用規則
    • 例如：(“a = %d, b = %d”,A,B);

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