一、AXI4簡介

AXI4（Advanced eXtensible Interface 4）是ARM公司推出的高性能片上總線協議，屬于AMBA（Advanced Microcontroller Bus Architecture）標準的一部分。它專為高帶寬、低延遲的片上通信設計，廣泛應用于處理器、DSP、FPGA等復雜系統中。AXI4包含三個變體：

• AXI4：標準版本，支持高帶寬內存映射通信。
• AXI4-Lite：簡化版，用于寄存器等簡單設備的輕量級訪問。
• AXI4-Stream：無地址協議，適用于高速數據流傳輸（如視頻、音頻）。

二、寫數據

一、寫地址通道

一、不重要信號：

二、重要信號

二、寫數據通道

一、不重要信號：

二、重要信號：

寫選通介紹：假如32數據我們只要寫入低十六位，只要將WSTRB設置為0011即可。

verilog
// 只更新低16位數據
WDATA = 32'hAABBCCDD;
WSTRB = 4'b0011; // 只使能最低兩個字節// 這將導致：
// - 字節0 (DATA[7:0]) = DD (被寫入)
// - 字節1 (DATA[15:8]) = CC (被寫入)
// - 字節2 (DATA[23:16]) = BB (被忽略)
// - 字節3 (DATA[31:24]) = AA (被忽略)

三、寫響應通道信號

一、不重要信號

二、重要信號

四、寫通道介紹

寫數據的三個通道是相互獨立的。顯示寫事務如何使用寫地址、寫數據和寫響應通道。

三、讀數據

一、讀地址通道

一、不重要信號

二、重要信號

二、讀數據通道

一、不重要信號

二、重要信號

三、讀數據介紹

AXI4讀事務使用讀地址和讀數據通道示意：

四、AXI4 LIte和AXI4接口對比圖。

如下可見AXI4 lite接口相較于AXI4做了很多簡化，基本上只保留重要信號。

1. 突發傳輸 (Burst Transfer)

這是最根本的區別。

• AXI4-Lite：每次事務只能傳輸一個數據單元。例如，要寫入4個32位的數據，主設備必須發起4次獨立的寫事務（每次包含地址 phase 和數據 phase）。這效率低下，但控制簡單。

• AXI4：支持突發傳輸。主設備只需提供起始地址和突發長度（Burst Length，例如4），就可以在一次事務中連續傳輸4個數據。從設備會自動遞增地址。這極大地提高了數據傳輸效率，減少了總線開銷。

2. 通道信號簡化

AXI4-Lite 移除了AXI4中與高性能操作相關的所有復雜信號，例如：

• AxLEN：突發長度。AXI4-Lite 沒有這個信號，因為長度固定為1。

• AxSIZE：突發大小。每次傳輸的大小必須與數據總線寬度一致（如32位總線就是4字節）。

• AxBURST：突發類型。固定為增量突發（Incr），但因為長度是1，所以地址也不會變。

• WLAST：最后一個寫數據。因為每次寫只有一個數據，所以這個信號不需要。

• RLAST：最后一個讀數據。同理，不需要。

• AxLOCK,?AxCACHE,?AxQOS,?AxPROT?等：事務屬性。大部分被移除或固定為常量值。

3.如何選擇？

選擇使用哪種接口取決于IP核的功能和性能需求：

• 使用 AXI4-Lite 當：

  • IP核只需要被配置（例如：設置使能位、中斷掩碼、控制寄存器）。

  • IP核只需要提供狀態信息（例如：讀取狀態寄存器、中斷狀態位）。

  • 數據傳輸是偶爾的、零星的，對帶寬要求極低。

  • 你想要最小化邏輯資源和功耗。

• 使用 AXI4 當：

  • IP核需要持續不斷地流式傳輸大量數據（例如：視頻幀、音頻數據、網絡數據包）。

  • IP核作為DMA控制器，需要在內存和外設之間搬移大塊數據。

  • IP核需要高帶寬和低延遲來訪問系統內存（DDR）。

  • 性能是首要考慮因素。

五、握手機制

1、基本握手機制

AXI4 使用簡單的雙向握手協議：

• VALID?信號：由發送方驅動，表示數據/地址/控制信息已經準備好并有效

• READY?信號：由接收方驅動，表示接收方已準備好接受數據

傳輸發生在時鐘上升沿當 VALID 和 READY 同時為高時

2、AXI4 通道及其握手信號

六、突發傳輸

由圖可見在突發讀時候，地址必須要在讀地址有效和讀地址準備信號同時有效時候才能有效。T2時刻上升沿時候可見。然后就是讀數據通道。讀數據通道下，讀有效和讀有效準備信號也是同時拉高才有效。然后在讀數據通道根據我們讀地址信號的數據進行突發傳輸。但是從機響應的準備信號拉高時和用戶讀有效拉高時候才傳輸。突發寫同理不過多介紹。