可提取
EXTRACT_ENABLE控制寄存器推斷是否啟用。通常，Vivado工具
提取或不提取基于啟發式方法，通常有利于最大程度的
設計。如果Vivado的行為不符合預期，此屬性將覆蓋
工具的默認行為。如果有不希望的啟用連接到CE引腳
觸發器，此屬性可以將其強制為D輸入邏輯。相反，如果工具沒有推斷
RTL中指定的啟用，此屬性可以告訴工具將啟用移動到
觸發器的CE引腳。
這是用戶在粒度級別上指示是否要啟用邏輯的一種方式
控制路徑或數據路徑。
架構支持
所有設備。
適用對象
EXTRACT_ENABLE屬性可以放置在單元、端口和網絡上。
價值觀
?TRUE（或YES）：啟用將直接轉到寄存器的啟用引腳（CE）。
?FALSE（或NO）：啟用不會到達寄存器的啟用引腳（CE）。
Syntax
Verilog Example
(* extract_enable = "yes" *) reg my_reg;
VHDL Syntax
signal my_reg : std_logic;
attribute extract_enable : string;
attribute extract_enable of my_reg: signal is "no";
XDC Syntax
set_property EXTRACT_ENABLE yes [get_cells my_reg]
提取重置
EXTRACT_RESET控制寄存器是否推斷重置。通常，Vivado工具會提取或
不基于通常對大多數設計有益的啟發式方法提取重置。在里面
如果Vivado的行為不符合預期，此屬性將覆蓋默認值
工具的行為。如果觸發器發生不希望的同步復位
屬性可以將其強制為D輸入邏輯。相反，如果工具沒有推斷出重置
在RTL中指定，此屬性可以告訴工具將重置移動到專用
重置觸發器。此屬性只能用于同步重置；異步
此屬性不支持重置。
這是一種用戶在粒度級別上指示他們是否希望在控制上重置邏輯的方法
路徑或數據路徑。
架構支持
所有架構。
適用對象
EXTRACT_RESET屬性可以放置在單元、端口和網絡上。
價值觀
?TRUE（或YES）：啟用將直接轉到寄存器的引腳（R）。
?FALSE（或NO）：復位不會到達寄存器的復位引腳（R）
EXTRACT_RESET控制寄存器是否推斷重置。通常，Vivado工具會提取或
不基于通常對大多數設計有益的啟發式方法提取重置。在里面
如果Vivado的行為不符合預期，此屬性將覆蓋默認值
工具的行為。如果觸發器發生不希望的同步復位
屬性可以將其強制為D輸入邏輯。相反，如果工具沒有推斷出重置
在RTL中指定，此屬性可以告訴工具將重置移動到專用
重置觸發器。此屬性只能用于同步重置；異步
此屬性不支持重置。
這是一種用戶在粒度級別上指示他們是否希望在控制上重置邏輯的方法
路徑或數據路徑。
架構支持
所有架構。
適用對象
EXTRACT_RESET屬性可以放置在單元、端口和網絡上。
價值觀
?TRUE（或YES）：啟用將直接轉到寄存器的引腳（R）。
?FALSE（或NO）：復位不會到達寄存器的復位引腳（R）
Syntax
Verilog Example
(* extract_reset = "yes" *) reg my_reg;
VHDL Syntax
signal my_reg : std_logic;
attribute extract_reset : string;
attribute extract_reset of my_reg: signal is "no";
XDC Syntax
set_property EXTRACT_RESET yes [get_cells my_reg]
 總結（九）)
![Pytest單元測試系列[v1.0.0][Pytest基礎]](http://pic.xiahunao.cn/Pytest單元測試系列[v1.0.0][Pytest基礎])
