??? 上下拉電阻有什么用？ 對這個問題，平時沒有留意過，搞設計的時候都是照本宣科，沒有真正弄懂意思．
??? 很多單片機開發的入門者，以及一些從事軟件開發的人，往往在開發單片機的時候遇到上拉電阻、下拉電阻的概念卻又無法通過字面理解其中的含義。那么，什么叫上拉電阻和下拉電阻呢？
??? 上拉電阻就是把不確定的信號通過一個電阻嵌位在高電平，此電阻還起到限流的作用。同理，下拉電阻是把不確定的信號嵌位在低電平。上拉電阻是說的是器件的輸入電流，而下拉說的則是輸出電流。那么在什么時候使用上、下拉電阻呢？
??? 對上下拉電阻做了以下總結:
1、當TTL 電路驅動COMS 電路時，如果TTL 電路輸出的高電平低于COMS
電路的最低高電平（一般為3.5V），這時就需要在TTL 的輸出端接上拉電阻，以
提高輸出高電平的值。
2、OC 門電路必須加上拉電阻，以提高輸出的高電平值。
3、為加大輸出引腳的驅動能力，有的單片機管腳上也常使用上拉電阻。
4、在COMS 芯片上，為了防止靜電造成損壞，不用的管腳不能懸空，一般
接上拉電阻產生降低輸入阻抗，提供泄荷通路。
5、芯片的管腳加上拉電阻來提高輸出電平，從而提高芯片輸入信號的噪聲
容限增強抗干擾能力。
6、提高總線的抗電磁干擾能力。管腳懸空就比較容易接受外界的電磁干擾。
7、長線傳輸中電阻不匹配容易引起反射波干擾，加上下拉電阻是電阻匹配，
有效的抑制反射波干擾。
上拉電阻阻值的選擇原則包括:
1、從節約功耗及芯片的灌電流能力考慮應當足夠大；電阻大，電流小。
2、從確保足夠的驅動電流考慮應當足夠小；電阻小，電流大。
3、對于高速電路，過大的上拉電阻可能邊沿變平緩。
綜合考慮以上三點,通常在1k 到10k 之間選取。對下拉電阻也有類似道理。
對上拉電阻和下拉電阻的選擇應結合開關管特性和下級電路的輸入特性進
行設定，主要需要考慮以下幾個因素：
???? 1．驅動能力與功耗的平衡。以上拉電阻為例，一般地說，上拉電阻越小，驅動能力越強，但功耗越大，設計是應注意兩者之間的均衡。
???? 2．下級電路的驅動需求。同樣以上拉電阻為例，當輸出高電平時，開關管斷開，上拉電阻應適當選擇以能夠向下級電路提供足夠的電流。
???? 3．高低電平的設定。不同電路的高低電平的門檻電平會有不同，電阻應適當設定以確保能輸出正確的電平。以上拉電阻為例，當輸出低電平時，開關管導通，上拉電阻和開關管導通電阻分壓值應確保在零電平門檻之下。
???? 4．頻率特性。以上拉電阻為例，上拉電阻和開關管漏源級之間的電容和下級電路之間的輸入電容會形成RC 延遲，電阻越大，延遲越大。上拉電阻的設定應考慮電路在這方面的需求。下拉電阻的設定的原則和上拉電阻是一樣的。OC 門輸出高電平時是一個高阻態，其上拉電流要由上拉電阻來提供，設輸入端每端口不大于100uA,設輸出口驅動電流約500uA，標準工作電壓是5V，輸入口的高低電平門限為0.8V(低于此值為低電平)；2V(高電平門限值)。選上拉電阻時： 500uAx8.4K=4.2即選大于8.4K 時輸出端能下拉至0.8V 以下，此為最小阻值，再小就拉不下來了。如果輸出口驅動電流較大，則阻值可減小，保證下
拉時能低于0.8V 即可。當輸出高電平時，忽略管子的漏電流，兩輸入口需200uA,200uAx15K=3V 即上拉電阻壓降為3V，輸出口可達到2V，此阻值為最大阻值，再大就拉不到2V 了。選10K 可用。COMS 門的可參考74HC 系列設計時管子的漏電流不可忽略，IO 口實際電流在不同電平下也是不同的，上述僅僅是原理，一句話概括為：輸出高電平時要喂飽后面的輸入口，輸出低電平不要把輸出口喂撐了（否則多余的電流喂給了級聯的輸入口，高于低電平門限值就不可靠
了）
在數字電路中不用的輸入腳都要接固定電平，通過1k 電阻接高電平或接地。
電阻作用：
1。接電組就是為了防止輸入端懸空,減弱外部電流對芯片產生的干擾,保護cmos 內的保護二極管,一般電流不大于10mA ,上拉和下拉、限流
2. 改變電平的電位，常用在TTL-CMOS 匹配
3. 在引腳懸空時有確定的狀態
4.增加高電平輸出時的驅動能力。
5、為OC 門提供電流那要看輸出口驅動的是什么器件，如果該器件需要高電壓的話，而輸出口的輸出電壓又不夠，就需要加上拉電阻。如果有上拉電阻那它的端口在默認值為高電平你要控制它必須用低電平才能控制如三態門電路三極管的集電極，或二極管正極去控制把上拉電阻的電流拉下來成為低電平。反之， 尤其用在接口電路中,為了得到確定的電平,一般采用這種方法,以保證正確的電路狀態,以免發生意外,比如,在電機控制中,逆變橋上下橋臂不能直通,如果它們都用同一個單片機來驅動,必須設置初始狀態.防止直通! 在數字電路中不用的輸入腳都要接固定電平，通過1k 電阻接高電平或接地。
????? 在RS－485總線中，它們的主要作用就是在線路所有驅動器都釋放總線時讓所有節點的A－B 端電壓在200mV 或200mV 以上（不考慮極性）。不然，如果接收器輸入端A 和B 間的電平低于±200mV（絕對值小于200mV)，接收器輸出的邏輯電平將被當作所傳輸數據的末位而被接收起來，這樣顯然是極容易產生通訊錯誤的。最容易見到的上拉電阻應當是NE555電路7腳作為輸出用的時候。實際上，它和一個三極管的C 極或MOS 管的D 極有一個電阻接到電源＋上是一樣道理的。它的作用就是：當管子（晶體管或MOS 管）輸入關斷電平時，C 極或D 極
有一個高電平（空載時約等于電源電壓）；當管子（晶體管或MOS管）輸入導
通電平時，C 極或D 極將與電源地（－）接通，因而有一個低電平。理想的應為0V，但因為管子有導通電阻，因而有一定的電壓，不同的管子可能不一樣，相同的管子也可能因參數差異而小有差別，即便是真正的金屬接觸的電源開關，也是有接觸電阻/導通壓降（雖然不同電流下壓降不同）的；僅僅就導通而言，對于不同系列的集成電路來說，因為應用對象不同，導通后的輸出電壓有不同的規定，典型是TTL 電平和CMOS 電平的不同。這方面超過了本問題的內容，將日志里另外處理。
IC(MOS 工藝)的角度,分別就輸入/輸出引腳做一解釋:
???? 1. 對芯片輸入管腳,若在系統板上懸空(未與任何輸出腳或驅動相接)是比較危險的.因為此時很有可輸入管腳內部電容電荷累積使之達到中間電平(比如1.5V), 而使得輸入緩沖器的PMOS 管和NMOS 管同時導通, 這樣一來就在電源和地之間形成直接通路,產生較大的漏電流, 時間一長就可能損壞芯片. 并且因為處于中間電平會導致內部電路對其邏輯(0或1)判斷混亂. 接上上拉或下拉電阻后, 內部點容相應被充(放)電至高(低)電平, 內部緩沖器也只有NMOS(PMOS)管導通, 不會形成電源到地的直流通路. (至于防止靜電造成損壞, 因芯片管腳設計中一般會加保護電路, 反而無此必要).
2. 對于輸出管腳: 1)正常的輸出管腳(push-pull 型), 一般沒
有必要接上拉或下拉電阻. 2)OD 或OC(漏極開路或集電極開路)型管腳, 這種類型的管腳需要外接上拉電阻實現線與功能(此時多個輸出可直接相連. 典型應用是: 系統板上多個芯片的INT(中斷信號)輸出直接相連, 再接上一上拉電阻, 然后輸入MCU 的INT 引腳, 實現中斷報警功能). 其工作原理是: 在正常工作情況下, OD 型管腳內部的NMOS 管關閉, 對外部而言其處于高阻狀態, 外接上拉電阻使輸出位于高電平(無效中斷狀態); 當有中斷需求時, OD 型管腳內部的NMOS 管接通, 因其導通電阻遠遠小于上拉電阻, 使輸出位于低電平(有效中斷狀態). 針對MOS 電路上下拉電阻阻值以幾十至幾百K 為宜.
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