verilog HDL 編碼風格

1、有意義且有效的名字。

2、同一信號在不同層次應該保持一致。

3、添加有意義的后綴，使信號的有效性更加明確。

4、模塊輸出寄存器化，使得輸出的驅動強度和輸入延時是可以預測的。

5、使用括號表明優先級。

6、每一個if都應該有一個else。如果esle沒有任何相應的動作，則用一條空語句。（if。。esle可能有優先級）

7、case 語句最好有一個default分支，如果default不要執行動作就使用空語句。

8、在每個 模塊的開始做模塊級的注釋，在模塊端口列表中出現的信號做簡要的功能描述。