????????隨著通信技術的飛速發展，高速串行互連以其結構簡單，不需要傳輸同步時鐘，相比并行傳輸有更高數據傳輸效率的優點，成為現代通信和數據傳輸的重要組成部分。隨著對數據傳輸速率要求的不斷提高，SERDES應運而生。它是一種時分多路復用(TDM)、點對點的通信技術，即在發送端多路低速并行信號被轉換成高速串行信號，經過傳輸媒體(光纜或銅線)，最后在接收端高速串行信號重新轉換成低速并行信號。

????????SERDES(Serializer and Deserializer)接口作為高速串行通信的重要組成部分，對其芯片的研究和設計一直是一個熱點。SERDES接口由串行器(SER)和解串器(DES)兩部分組成，串行器由并串轉換電路、發射器組成，結構比較簡單，而解串器由接收器、串并轉換電路和時鐘與數據恢復電路CDR(Clock and Data Recovery)組成，接VI中串行器的功能是將低速的并行信號轉換成為高速低壓差分信號LVDS(Low Voltage Differential Signaling)，然后串化并發送出去，而解串器的功能是接收高速串行LVDS信號并正確地轉換為低速并行信號。在基本的SERDES模塊中，SERDES內部的時鐘頻率必須要大于外部參考時鐘的頻率。

????????其采用的一些技術也突破了傳統并行I/O 接口的數據傳輸瓶頸，比如，（一）采用差分信號傳輸代替單端信號傳輸，從而增強了抗噪聲、抗干擾能力；（二）采用時鐘和數據恢復技術代替同時傳輸數據和時鐘，從而解決了限制數據傳輸速率的信號時鐘偏移問題；（三）采用了多路復用技術(TDM)，增加了系統傳輸帶寬，給PCB 版圖布線帶來了極大的方便。

一、SerDes 接口常用構架

????????SerDes芯片廣泛的應用于通信系統的信號傳輸中，但是大多數通信系統設計者在選擇SerDes芯片時，往往只是考慮芯片的功耗和速度，而忽略了SerDes芯片的工作機制和原理。SerDes芯片的內部構架看似不相關，其實構架的不同決定了整個系統在設計時許多重要參數的不同，例如系統的拓撲結構，底層協議，數據格式，以及延遲，時鐘等要求都是需要考慮的。這些因素對系統的開銷，性能具有重要的作用。

????????現在主要由四種SerDes結構，分別是并行時鐘SerDes，嵌入時鐘SerDes，位交錯SerDes以及8b/10b SerDes，下面分別介紹這四種SerDes結構。

1、并行時鐘SerDes

????????并行時鐘SerDes常常用于串行化“數據-地址-控制”并行總線，例如PCI，UTOPIA，處理器總線，控制總線等。這種SerDes架構不再用一個多路復用器去解決整個總線，而是利用一組多路復用器（N~1位）去串行化并行數據，每個多路復用器分別串行化一部分總線。串行數據連同一個附加的時鐘信號并行到達接收端，接收器用這個時鐘信號鎖存并恢復數據。

????????這里有多對時鐘/數據對，因此要確保對與對之間的偏移最小，這樣才能保證解串的正確性。盡管有多對串行線，但是并行時鐘SerDes仍舊擁有更小功耗，更少的數據線，更大的驅動能力，更低的噪聲等優點。并行時鐘SerDes提供了一種性價比高的解決方案。

2、嵌入時鐘SerDes

????????嵌入時鐘 SerDes將數據總線和時鐘轉換為一個串行差分對進行傳輸。兩個時鐘位（一低一高）嵌入進數據流中，作為每個時鐘周期的數據幀結構的起始位和結束位，并在串行數據流中產生周期性的時鐘上升沿。

?????????上電之后，接收器自動搜索周期性的時鐘上升沿。由于數據位的值隨時間改變，同時時鐘位不變，所以接收器能夠唯一定位時鐘沿及同步時鐘沿。一旦鎖定，接收器就從串行流中恢復數據（不管數據為何種形式）。這種自動同步的能力通常稱為“鎖定隨機數據(lock to random data)”,它不需要系統的外部干預。由于接收器是被鎖定為接收的嵌入時鐘，沒有外部的參考時鐘，則對時鐘的抖動要求是相當寬松的（對接收器和發送器都是同樣的）。相比于其他結構的SerDes 芯片，嵌入時鐘SerDes 的結構比較簡單，在系統級的應用也不復雜。

3、位交錯SerDes

????????位交錯 SerDes 復用低速的SONET/SDH 或8b/10b 串行數據流，通過交差比特位轉換為更快速的串行數據流。在接收端，接收器解復用比特流轉換為低速的碼流。由于高速特性以及低抖動的要求，位交錯SerDes 要求非常精確的外部時鐘。

?????????位交錯 SerDes 芯片常用于電信傳輸設備上，例如分插復用器，準光學轉換器等以加強SONET/SDH 數據流通過電纜或光纖傳輸到核心網的能力。

4、8b/10b SerDes

? ? ? ? 8b/10b SerDes將并行數據映射為10 比特碼，再串行傳輸出去。8b/10b 的編碼方式要求滿足一個時鐘的雙沿傳輸和達到直流平衡。為了定位10 比特碼的邊沿，發送器通過發送一種特殊的comma 字符來標記數據流的幀頭，這種特殊的comma 字符永遠不會出現在普通的數據中，這樣在接收端，利用Comma 檢測器來檢測串行碼流中的特殊Comma 字符，將串行碼流劃分成字邊界正確的10bit 8b/10b 編碼，送到解碼器進行解碼，得到和發送端相同的字節信息。8b/10b SerDes 對外部時鐘的抖動要求較高。

?????????8b/10b SerDes 適合傳送字節數據，許多標準都運用8b/10b 編碼技術，例如以太網，光纖通道，InfiniBand 等，傳輸速率涉及1.0625Gbps、1.25Gbps、2.5Gbps、3.125Gbps 等。在相同的應用中，8b/10b SerDes 的系統相對較復雜，額外的非字節的控制信息必須用帶buffer 緩沖，再以字節的格式發送。

?二、8b/10b SerDes典型結構

????????下面我們就重點探討8b/10b SerDes的內部結構。

1、鎖相環

????????SerDes作為一種高速串行傳輸的接口，它需要高質量低抖動的時鐘，而且在將并行數據轉換為串行數據時，需要將并行數據的時鐘頻率提高10倍或20倍，產生高速串行數據的時鐘。因此，我們有必要設計高質量的鎖相環和頻率合成器，來保證提供的時鐘具有高質量、高頻率、低抖動。

????????鎖相環總的來說是一個負反饋跟蹤控制系統，它完成了對壓控振蕩器（VCO）所產生頻率的控制和穩定。通過這樣一個系統，壓控振蕩器產生的時鐘就可以穩定的作為其他系統的時鐘進行使用。鎖相環最重要的一個應用就是產生穩定的時鐘。

2、時鐘數據恢復電路

????????CDR主要功能是接收輸入高速串行信號并判斷信號的相位，從中提取出時鐘信息。

????????實際的系統中，當高速信號在PCB 板級電路或者線纜中傳輸時，由于路徑距離和寄生電容等因素影響，信號從發送端到達接收端的時候，已經產生了隨機的延遲，再加上傳輸過程中所引入的抖動和發送端和接收端同步時鐘固有的頻率偏差，將會使接收端采樣時鐘的相位與接收數據
的相位發生了偏差。在高速條件下，數據的碼元周期都比較小，一旦相位偏差超過一定的范圍，就會發生采樣錯誤。為了能夠正確的對輸入數據進行采樣，滿足系統傳輸誤碼率的指標要求，CDR 模塊必須能夠根據本地時鐘和輸入數據的相位差來正確的調整本地采樣時鐘的相位，以保證采樣時鐘的相位能夠位于輸入數據碼元的中間位置。

????????下圖描述了一個簡化的時鐘和數據恢復電路的原理，時鐘恢復電路檢測輸入數據的跳變沿并調整本地采樣時鐘的相位。數據恢復電路利用調相后的時鐘對相位飄移的輸入數據進行采樣輸出。理想情況下，時鐘采樣時刻應該位于數據的中間位置，假若時鐘采樣時刻位于數據跳變沿位置，則容易產生采樣錯誤。

?3、LVDS 收發器

????????LVDS(Low Voltage Differential Signal) 信號標準是高速串行通信中常用的接口標準之，是一種小振幅差分信號技術，其電路如下：

? ? ? ? LVDS使用非常低的幅度信號(100～450mV) ,通過一對平行的PCB 走線或平衡電纜傳輸數據。在兩條平行的差分信號線上流經的電流方向相反,噪聲信號同時耦合到兩條線上,而接收端只關心兩信號的差值,于是噪聲被抵消。由于兩條信號線周圍的電磁場也互相抵消,故差分信號傳輸比單線信號傳輸電磁輻射小得多,從而提高了傳輸效率并降低了功耗。

????????此外，除了LVDS接口標準，現在少數廠商生產的SerDes芯片中還運用了CML（Current Mode Logic）接口標準。雖然CML接口缺少嚴格的技術規范標準，但是它的應用越來越廣泛。由于CML的電路結構是所有高速數據接口形式中最簡單的一種，且它的數據傳輸率可以達到2.5 Gbps甚至更高，較之CMOS電路，CML電路可以在較低的電源電壓條件下實現低擺幅、高頻率的工作狀態。

4、8B/10B 編碼器

????????8B/10B 編碼方式是1983 年由IBM 的A.X.Widmer 所提出，其根據規定的映射機制將原來的8 比特數據轉化成特定的10 比特數據。8B/10B 編碼器通過均衡映射后的數據流中0 和1 的數量來獲得直流平衡的碼字，而這些直流平衡的碼字可以為后面的時鐘恢復電路提供滿足要求的狀態翻轉次數。

????????8B/10B 編碼原理是將一組連續的8 位字節數據分解為2 組數據：一組為3 比特，另一組為5 比特。分別對2 組數據進行編碼獲得4 比特和6 比特數據，然后組成10 比特數據。我們利用Dx.y 表示256 個數據字符，利用Kx.y 表示12 個特殊控制字符。

????????下圖表示出了具體的映射關系，Dx.y 中x 用高3 位二進制表示，y 用低5 位二進制表示，8 比特并行數據中的高三位HGF 被編碼成jhgf，低5 位EDCBA 被編碼成iedcba，兩組數組成編碼后的10 位并行數據abcdeifghj。

?????????同時為了保證數據流的DC 平衡，在編碼過程中還需要表示不平衡度的極性偏差值RD（Running Disparity）。所有有效的8B/10B 碼字中0 和1 的數量差只有3中情況：0、+2、-2。當碼字中1 的個數比0 的個數多兩個時RD 值為1，,當0 的個數和1 的個數相等時RD 值為0，而當0 的個數比1 的個數多兩個時RD 值為-1。

????????為了維持數據流中的直流平衡性，碼字機制要求每個碼字的RD 值須與前一個碼字的RD 值互為相反值，所以在對當前碼字進行編碼時需要參考前一個碼字的RD 值來進行編碼，下表所示為下一時刻的RD 值與之前的RD 值和當前碼字的RD值的關系：