一.定義

時序分析:檢查電路是否滿足時序要求；

二.分類

1. 靜態時序分析

STA,遍歷所有的時序路徑，根據時序庫（.lib文件）計算時序路徑的延時，判定是否滿足時序要求，會根據最大延時路徑和最小延時路徑找出違背時序約束的錯誤；具有速度快，完備性好的特點；

2. 靜態時序分析

STD,給定特定激勵，根據對應激勵下的輸出，檢查時序是否滿足要求；時序結果更準確，但是不完備。

三. 概念

1.分析場景
兩級觸發器，第二級觸發器采集第一級觸發器輸出的數據；


2.建立時間（Tsu）
觸發器時鐘觸發沿到來之前，信號需要穩定不變的最小時間；
3.保持時間（Th）
觸發器時鐘觸發沿到來之后，信號需要穩定不變的最小時間；
4.數據輸出延遲（Tco）
時鐘觸發沿到來之后，到觸發器更新輸出的時間；
5.數據傳輸延遲（Tdata）
數據在觸發器之間的傳輸延時，由于數據傳輸線和組合邏輯引起的延時；
這部分通常包含兩部分：傳輸線延時(Tline)和組合邏輯延時(Tlogic);
6.時鐘傳輸延遲（Tclk）
時鐘到達觸發器的傳輸延遲；
7.時鐘偏移（Tskew）
時鐘到達不同觸發器的傳輸延遲差；
兩級觸發器場景下的時鐘偏移:Tskew = Tclk2-Tclk1;
8.發射沿（Launch Edge）
前一級觸發器使用的時鐘采樣沿；
9.鎖存沿（Latch Edge）
后一級（當前級）時鐘觸發器使用的時鐘采樣沿；

四. 時間余量

1.場景

場景仍然使用三中所述兩級觸發器，第一級觸發器更新數據后，第二級觸發器進行采集；

2.建立時間余量

（1）第二級觸發器數據到達時間：
Data_arrived_time = Launch Edge +Tclk1+Tco+Tdata;
說明：
（i）前提是第一級觸發器數據已經準備好了
（ii）第一級觸發器采樣時鐘（Launch Edge）要經過時鐘傳輸延遲（Tclk1）到達第一級觸發器；
（iii）第一級觸發器采樣后要經過Tco更新輸出數據；
（iv）第一級觸發器輸出要經過Tdata到達第二級觸發器；
（2）要滿足建立時間，第二級觸發器數據要求到達時間
Data_required_time = LatchEdge+Tclk2-Tsu
說明:
（i）第二級觸發器時鐘采樣沿是鎖存沿(Latch Edge)
（ii）鎖存沿要經過時鐘傳輸延遲(Tclk2)達到第二級觸發器；
（iii）要滿足建立時間，第二級觸發器的數據，應該提前于存沿（Latch Edge）建立時間（Tsu）時刻；
（3）建立時間余量
Setup slack = Data_required_time - Data_arrived_time
=(LatchEdge-Launch Edge)+(Tclk2-Tclk1)-Tsu-Tco-Tdata
= T + Tskew -Tsu-Tco-Tdata
說明：
建立時間余量：就是數據實際到達的時間，比為滿足建立時間而要求的數據到達時間，提前的時間；
T：表示時鐘周期，兩級觸發器，鎖存沿（Latch Edge）比發射沿（Launch Edge）滯后一個時鐘周期；
時鐘傳輸延遲差（Tclk2-Tclk1）為時鐘偏移（Tskew ）；
要求：
建立時間為正，滿足時序要求；

如圖：

3.保持時間余量

（1）第二級觸發器輸入數據改變時間：
Data_arrived_time = Latch Edge +Tclk1+Tco+Tdata;
說明:
（i）第一級觸發器，在發射沿（Launch Edge）更新輸出數據，會保持到鎖存沿（Latch Edge）采樣數據后發生改變；
（ii） 第一級觸發器改變數據采樣時鐘（鎖存沿，Latch Edge）要經過時鐘傳輸延遲（Tclk1）到達第一級觸發器；
（iii）第一級觸發器采樣后要經過Tco更新輸出數據；
（iv）第一級觸發器輸出要經過Tdata到達第二級觸發器；
（2）要滿足保持時間，第二級觸發器數據要求輸入數據至少的保持時刻
Data_required_time = Latch Edge+Tclk2+Th；
說明：
（i）第二級觸發器時鐘采樣沿是鎖存沿(Latch Edge)；
（ii）鎖存沿要經過時鐘傳輸延遲(Tclk2)達到第二級觸發器；
（iii）要滿足保持時間，第二級觸發器的數據，應該滯后于鎖存沿（Latch Edge）保持時間（Tsu）再發送改變；
（3）保持時間余量
Hold slack = Data_arrived_time - Data_required_time
=Tclk1+Tco+Tdata-(Tclk2+Th);
= Tco+Tdata-Th-Tskew
說明：
保持時間余量：就是第二級觸發器輸入數據實際發送改變的時間，比為滿足保持時間而要求的數據改變時間，滯后的時間；
要求：
保持時間為正，滿足時序要求；

如圖：