1. 什么是時序裕量（Margin）

在高速數字接口中，數據信號在接收端需要滿足一定的 建立時間（setup time） 和 保持時間（hold time） 要求，才能被可靠采樣。

時序裕量（Timing Margin） 指的是 實際信號的采樣時序與標準時序要求之間的余量，用來衡量設計的穩健性和抗干擾能力。

一般分為：

• 正裕量：信號滿足時序要求，并且還有額外余量（安全）。
• 負裕量：信號不滿足時序要求（可能導致誤碼）。

1. 背景：為什么需要數字接口時序分析

下圖為 ADC 與 Host（MCU/FPGA/SoC）之間的約束與裕量（Margin）示意圖：

在 ADC → Host 的數據讀取過程中（SPI 或并行接口），信號需要經過：

• ADC 內部寄存器/驅動輸出延遲 (tDRV)

• 傳輸線傳播延遲 (tPROP_DATA / tPROP_CLK)

• Host 的時序需求 (tSETUP, tHOLD)

• 時鐘質量 (tJITTER)

如果這些因素的綜合延遲超過了時鐘周期的可用時間，就會產生 setup/hold violation，導致 Host 采樣錯誤。
因此，需要計算 時序裕量 (tMARGIN)，確保數據能被穩定可靠采樣。

2. 時鐘周期方程

給定：

$$tCYCLE=\frac{1}{fCLOCK}$$

接口時鐘周期必須覆蓋所有延遲項：

$$tCYCLE=tJITTER+tSETUP+tPROP\_DATA+tPROP\_CLK+tDRV+tMARGIN$$

解釋：

• tJITTER：時鐘抖動引入的不確定性。

• tSETUP：Host 在采樣前需要數據保持穩定的時間。

• tPROP_DATA：ADC → Host 數據線傳播延遲。

• tPROP_CLK：Host → ADC 時鐘線傳播延遲。

• tDRV：ADC 在時鐘邊沿后輸出數據穩定的時間。

• tMARGIN：剩余裕量。≥0 表示滿足，<0 表示違反時序。

3. Setup 裕量 (tMARGIN_SETUP)

公式：

$$tMARGIN\_SETUP=tCYCLE,min?tJITTER?tSETUP?tPROP\_DATA?tPROP\_CLK?tDRV,max$$

意義：

• Host 需要在 下一個時鐘邊沿之前 完成數據采樣。

• 如果 tMARGIN_SETUP ≥ 0 → 滿足 setup 時間要求。

• 如果 <0 → 表示時鐘太快，需要降低頻率（增大 tCYCLE）。

應用舉例：
假設 SPI SCLK = 20 MHz（tCYCLE=50 ns），

• tJITTER=2 ns，tSETUP=5 ns

• tPROP_DATA=8 ns，tPROP_CLK=7 ns

• tDRV,max=10 ns

則：

$$tMARGIN\_SETUP=50?2?5?8?7?10=18ns(>0,安全)$$

說明此速率下，仍有 18ns 的 setup 裕量。

4. Hold 裕量 (tMARGIN_HOLD)

公式：

$$tMARGIN\_HOLD=tPROP\_DATA+tPROP\_CLK+tDRV?tJITTER?tHOLD$$

意義：

• Host 在采樣后，數據必須繼續保持穩定至少 tHOLD 時間。

• 如果 tMARGIN_HOLD ≥ 0 → 滿足 hold 時間要求。

• 如果 <0 → 可能出現 hold violation，需要增加延遲（加 buffer 或降低頻率）。

應用舉例：

• tPROP_DATA=8 ns，tPROP_CLK=7 ns

• tDRV=10 ns，tJITTER=2 ns

• tHOLD=5 ns

則：

$$tMARGIN\_HOLD=8+7+10?2?5=18ns(>0,安全)$$

5. 設計注意事項

1. 頻率選擇

   • 頻率越高，tCYCLE 越短，setup 裕量越小。

   • 如果 tMARGIN_SETUP < 0 → 必須降低 SCLK 頻率。

2. 系統延遲管理

   • 額外的 buffer、level shifter、isolation 會增加 tPROP_CLK/tPROP_DATA，需計入預算。

3. 數據有效時間特殊情況

   • 對于某些 SAR ADC（例如 ADI 的 SPI 接口 ADC），MSB 在 CS 或 CNV 的下降沿 被推出，此時應使用 固定延遲（ten） 替代 tDRV。

   • 后續位才跟隨時鐘（SCLK）變化。

6. 實際應用場景

• 高速 SPI ADC（如 50 Msps 以上 SAR ADC）

  • Host（FPGA/MCU）需要根據公式計算最高 SPI 速率。

  • 如果不滿足裕量，可降低 SCLK，或在 PCB 上匹配走線延遲，避免 skew。

• 并行 ADC 接口（如 LVDS ADC）

  • 數據線和時鐘線必須走等長，確保 tPROP_CLK ≈ tPROP_DATA，避免 setup/hold violation。

• 多級器件鏈路

  • 加了 buffer/isolator 之后，傳播延遲增加，需要重新評估 tMARGIN。

總結
數字接口時序裕量的計算本質上就是：

• setup margin：檢查最高頻率是否過快。

• hold margin：檢查系統延遲是否足夠長。

兩個公式：

$$tMARGIN\_SETUP=tCYCLE?(tJITTER+tSETUP+tPROP\_DATA+tPROP\_CLK+tDRV)$$

$$tMARGIN\_HOLD=(tPROP\_DATA+tPROP\_CLK+tDRV)?(tJITTER+tHOLD)$$

保證二者均 ≥0，才能確保 ADC 與 Host 的數字接口可靠運行。

2. 時序裕量的來源

在 SI 測試中，時序裕量主要受以下因素影響：

1. 抖動（Jitter）

   • 包括 隨機抖動（RJ） 和 確定性抖動（DJ）。

   • 抖動會減少有效采樣窗口。

2. 碼間干擾（ISI, Inter-Symbol Interference）

   • 前一比特對后一比特的影響，使得信號邊沿模糊，減少有效眼圖寬度。

3. 時鐘偏差 / 同步誤差（Skew / Clock Offset）

   • 時鐘和數據信號之間的相對偏差直接影響 setup/hold。

4. 工藝、電壓、溫度（PVT Variation）

   • 在不同工況下，信號傳播延遲、驅動能力都會變化。

3. 測試方法

(1) 眼圖測試 (Eye Diagram)

• 將高速數據流在示波器上疊加形成眼圖。

• 眼圖水平開口 → 表示時序裕量（單位 ps 或 UI）。

• 眼圖垂直開口 → 表示電壓裕量。

(2) Margin Test

• 在高速接口測試時，通過 掃時鐘采樣點位置 來獲取系統可容忍的左右偏移量。

• 結果通常以 UI（Unit Interval, 一個比特周期）百分比表示。

4. 高速 I/O 中的應用舉例

(1) DDR 內存接口

• DDR4/DDR5 中數據采樣依賴 DQS（數據選通信號）。

• 測試方法：調整控制器的采樣時鐘相位，找到 最早可以正確采樣的位置 和 最晚可以正確采樣的位置。

• 兩者之間的差值就是 時序窗口，再減去 JEDEC 標準要求的最小窗口，就得到了 時序裕量。

• 舉例：DDR4-3200，UI ≈ 312.5 ps，如果有效采樣窗口 = 220 ps → 時序裕量 = 220/312.5 ≈ 70% UI。

(2) PCIe 鏈路

• PCIe Gen4/Gen5 鏈路速率可達 16/32 GT/s，對眼圖要求極高。

• 在 PHY 層測試時，通過 BERT (Bit Error Rate Tester) 掃描采樣點，構建眼圖，測量出 BER < 10?12 時的水平開口。

• 舉例：PCIe Gen5 UI = 31.25 ps，若實際測試眼圖水平開口 = 12 ps → 裕量 = 12/31.25 ≈ 38%。

(3) SerDes / 高速收發器

• 在 SerDes 中，常用 bathtub 曲線 測試。

• 通過掃采樣點相位，記錄 BER，得到 眼圖水平開口與誤碼率之間的關系。

• 舉例：一個 25 Gbps SerDes 鏈路，BER = 10?12 時眼圖開口寬度為 0.45 UI，說明時序裕量約為 45% UI。

5. 總結

• 時序裕量 = 系統實際有效采樣窗口 ? 標準要求窗口。

• 在 SI 測試中主要通過 眼圖、BER 掃描、bathtub 曲線 來度量。

• 在 DDR、PCIe、SerDes 等高速 I/O 接口中，時序裕量是衡量鏈路可靠性的核心指標。

• 較大的裕量 = 系統抗抖動/干擾能力強；裕量趨近于零 = 鏈路接近失效。

推薦閱讀：
https://www.analog.com/en/resources/analog-dialogue/articles/design-reliable-digital-interfaces.html