一、Verilog 值集合（Value Set）

Verilog 是一種面向硬件建模的描述語言，為了更真實地模擬硬件行為，它并不僅僅像 C 語言那樣只有 0 和 1 兩種值，而是采用了四值邏輯（Four-valued logic system），這也是 Verilog 的重要特性之一。

1. Verilog 的四值邏輯

值	名稱	含義
0	邏輯 0	表示低電平、電路導通、布爾“假”
1	邏輯 1	表示高電平、電路導通、布爾“真”
x	未知（unknown）	邏輯沖突、驅動不確定或無定義值，例如多個驅動沖突時產生 x
z	高阻（high-impedance）	表示高阻態（不驅動電路），常用于三態緩沖器的輸出或總線釋放狀態

這四個值組成 Verilog 的 值集合（Value Set），用于表示**邏輯變量（reg、wire 等）**的取值狀態。

---

二、四值邏輯的作用與意義

1. 為什么需要 x 和 z

在真實硬件中，電路的狀態不僅僅是 0 或 1，比如：

• 競爭條件導致的信號值不確定；
• 某模塊沒有驅動總線，線被置為高阻；
• 初始化階段還未賦值；
• 多個驅動器驅動同一總線，但電平沖突。

這些場景都不能僅用 0 和 1 表達，因此引入 x 和 z 是為了：

• 更真實地模擬電路行為
• 在仿真階段暴露潛在的設計 Bug
• 建模總線、電平懸空、多驅動等場景

2. 示例說明

module tristate_example (input wire en,input wire data,output wire bus
);assign bus = en ? data : 1'bz;
endmodule

• 當 en = 1 時，bus = data；
• 當 en = 0 時，bus = z，表示此時該模塊不驅動總線。

---

三、四值邏輯的運算規則簡述

運算中涉及 x 或 z 時，結果往往是 x，表示無法確定。例如：

1'bx & 1'b1 → 1'bx
1'bx | 1'b0 → 1'bx
1'bz & 1'b1 → 1'bx

這是因為：

• x 可能是 0 也可能是 1，無法判斷；
• z 表示不確定狀態，參與邏輯運算也通常返回 x。

---

四、在仿真與綜合中的差異

值	仿真行為	綜合行為
0, 1	正常	正常
x	仿真引擎將其視為未知，用于暴露競態、未初始化等問題	綜合工具會忽略 x，只看驅動條件邏輯
z	表示高阻態，通常用于建模三態緩沖器	一般只在支持三態的目標器件中綜合保留，否則會被等效處理為 mux

所以，在仿真中 x/z 極具診斷價值，而綜合中則需要謹慎使用。

---

五、工程實踐建議

1. 用 x 做初始化測試：

   reg [3:0] state = 4'bx; // 仿真時暴露未初始化的狀態機錯誤
   

2. 總線建模使用 z：

   assign bus = (enable) ? data : 1'bz;
   

3. 避免在 RTL 中使用 x 參與運算，否則綜合結果可能與仿真不一致。

4. 邏輯覆蓋檢查工具（如 Vivado Coverage） 可幫助分析 x 傳播路徑。

---

六、進階：強制賦值（force）與釋放（release）可用于調試 x/z

initial beginforce signal = 1'bx;#10 release signal;
end

---

總結

Verilog 的 值集合（0, 1, x, z） 提供了對真實硬件行為的強表達能力，是進行準確電路建模和驗證的基礎。

類型	描述
0/1	硬件中真實存在的電平
x	表示無法確定，暴露潛在問題
z	模擬高阻或總線釋放狀態