一，時鐘約束
時鐘約束是最基本的一個約束，因為FPGA工具是不知道你要跑多高的頻率的，你必要要告訴工具你要跑的時鐘頻率。時鐘約束也就是經常看到的Fmax，因為Fmax是針對“最差勁路徑”，也就是說，如果該“最差勁路徑”得到好成績，那些不是最差勁的路徑的成績當然比“最差勁路徑”好。Best case的Fmax評估比起Worst case有更好的表現（也更接近實體的Fmax評估）。
二， 時鐘約束 + 時序例外約束
有時候一個設計中，存在多個時鐘，光有時鐘約束是不夠的，還需要加一些例外約束，時序例外約束包括 FalsePath 、MulticyclePath、MaxDelay、MinDelay。但這還不是最完整的時序約束。如果僅有這些，說明時序分析思路還局限在FPGA芯片內部。
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