🔁 LPDDR5 中的 RDQS_t 和 RDQS_c — 復用機制詳解
📌 基本角色
引腳名?? ?讀操作（READ）作用?? ?寫操作（WRITE）作用（當啟用Link ECC）
RDQS_t?? ?Read DQS True：與 RDQS_c 構成差分對，用于讀取 DQ?? ?可被復用為 Parity 輸出，引導 Link ECC 校驗
RDQS_c?? ?Read DQS Complement：差分信號的反相端?? ?通常未復用，僅用于 READ 差分信號

? 1. READ 操作：RDQS_t / RDQS_c 構成差分對
在 READ 操作中：

DRAM 發出 DQ 數據

同時發出 RDQS_t / RDQS_c 差分 strobe

控制器在 RDQS 邊沿采樣 DQ

數據同步基準來自 RDQS_t 和 RDQS_c 的差分中心

這屬于標準的 DDR-style 數據讀取機制。

? 2. WRITE 操作 + Link ECC 啟用：RDQS_t 復用為 Parity 引腳
當 啟用了 Link ECC（Link Error Correction Code）或 Link CRC（Cyclic Redundancy Check） 時：

數據鏈路的可靠性要求增加

控制器在 寫操作期間，會向 DRAM 發送 奇偶校驗信息

此時，RDQS_t 不再作為 DQS strobe 輸出，而被復用為 Parity 信號引腳

RDQS_c 通常保持 tri-state 或未使用（這取決于芯片實現）

👉 實際用途
發送一位 Parity 位，用于對 DQ 的某種按位偶校驗

可能結合 DM_n/DBI_n 引腳參與 Link ECC

?? 注意事項（對于 SoC 設計 / ATE 測試 / 板級連接）：
項目?? ?要點
引腳復用識別?? ?在 READ 時為 DQS，在 WRITE + Link ECC 時為 Parity
測試平臺配置?? ?ATE 必須支持對 RDQS_t 的模式切換：差分 strobe vs 單端 parity
Layout 注意?? ?由于引腳雙重用途，layout 時需要確保滿足 差分布線對稱性 及 奇偶傳輸質量
Link ECC 狀態監控?? ?控制器和測試程序需讀取 MR（Mode Register）判斷 ECC 是否啟用

🔍 寄存器控制（簡述）
LPDDR5 中通過 Mode Register 設置 Link ECC / CRC 功能，例如：

MR5[7]：Link ECC Enable

MR63、MR64 等也可能涉及 ECC 設定

若未啟用 ECC，RDQS_t 在寫操作中不輸出 parity

🧠 小結
引腳?? ?操作模式?? ?功能?? ?備注
RDQS_t?? ?READ?? ?差分 Strobe 正向信號?? ?與 RDQS_c 構成差分對
RDQS_t?? ?WRITE + ECC ON?? ?單端奇偶校驗（Parity）輸出?? ?不再與 RDQS_c 同步
RDQS_c?? ?READ?? ?差分 Strobe 反向信號?? ?僅 READ 有效
RDQS_c?? ?WRITE + ECC ON?? ?通常無輸出 / tri-state?? ?取決于 DRAM 實現