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DFT 可測試性設計
工程會接觸 DFT。需要了解 DFT 知識，但不需要深入。
三種基本的測試（概念來自參考文檔）： -
邊界掃描測試：Boundary Scan Test: 測試目標是 IO-PAD，利用 JTAG 接口互連以方便
測試。（jtag 接口，實現不同芯片之間的互連。這樣可以形成整個系統的可測試性設計） -
內建自測試 BIST:（模擬 IP 的關鍵功能，可以開發 BIST 設計。一般情況，BIST 造成系
統復雜度大大增加。memory IP 一般自帶 BIST，簡稱 MBIST） -
掃描測試（ATPG）Scan path: 與邊界掃描測試的區別，是內部移位寄存器實現的測試
數據輸入輸出。測試目標是 std-logic，即標準單元庫。（掃描測試和邊界掃描，不是一個概
念。需要區別對待。內部的觸發器，全部要使用帶 SCAN 功能的觸發器類型。） -
全速測試 at-speed-test（其實是屬于掃描測試的一種。只不過測試時鐘來源頻率更
快。）
at-speed 就是實速測試， 主要用于 scan 測試－即 AC 測試和 mbist 測試。這種測試手段
的目的是－測試芯片在其工作頻率下是否能正常工作，實速即實際速度。測試時鐘往往是
由芯片內部的 PLL 產生很快的測試時鐘，用于實速測試。
相對而言，一般的測試是 20~40 兆的測試時鐘，頻率低，測不到 transition fault。即使
測試通過，實際使用中還會由于使用高頻時鐘發生芯片電路故障。 -
常見的 DFT/OCC 結構
特點： -
Clock MUX 必須放在 OCC 模塊/DFT MUX 之前。 (OCC：On Chip Clock)
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時鐘大于 50MHz 時，使用 OCC 模塊，否則使用 DFT MUX。
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Clock Gate 放在 OCC 模塊/DFT MUX 之后。
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對于手動添加的 Clock Gate，DFT_SE 端口接到 dft_glb_gt_se。
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對于綜合工具添加的 Clock Gate，DFT_SE 端口接到 dft_syn_gt_se
注意： -
DFT_MODE 有效時，clock mux 的 sel 信號要保證 dft_clk 來源于最高頻率的時鐘源。
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DFT_MUX 或者 OCC，不能串聯。
OCC（On Chip Clock）結構如下：
注意： -
slow_clk 是類似 dft_clk；這個時鐘源由后端提供。個人認為所有 dft_clk 的來源，頻
率不一樣，來源由后端決定，應該是測試引腳輸入的吧？！ -
fast_clk 是正常工作時鐘源。
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電子測試技術
有句古老的格言說： “是人就會犯錯誤。 ”為了讓不 “完美 ”的人制造 出相對
“完美 ”的產品來，就有了 “測試 ”的概念，它被廣泛地應用于人類 的生產活動中。電
子測試技術，就是應電子產品設計和制造的需求而產 生和發展起來的、有著四十多年歷史
的一個應用科學領域。電子產品從 質量和經濟兩個方面受益于測試技術的發展和應用。質
量和經濟實際上 是一個產品不可分割的兩個屬性。最優化 (optimized) 的質量，意味著以
最小的成本滿足了用戶的需求。一個好的測試過程能夠在次品到達用戶 手中之前把它們淘
汰出來。生產這些次品的費用往往會被轉嫁到好產品 的出售價格中，如果次品太多，那么
少數好產品的價格就會過于昂貴。 如果一個電子產品的設計工程師不能深刻理解產品的制
造和測試過程背 后的物理原理，很難想象他能設計出高質量的產品來。
一個電子產品的設計是從確定用戶需求開始的，用戶需求來自于某項特殊應用需要完成
的功能。根據用戶需求書寫產品規范，它一般包括以下 內容：功能定義（輸入輸出特征）、
操作特征（功耗、頻率、噪聲 等）、物理特征（例如封裝）、環境特征（溫度、濕度、可靠
性等）以 及其他特征（成本、價格等）。有了詳細的功能規范，就可以開始具體 的設計了，
它也分為幾個階段。
第一個階段是體系結構設計，即為實現 目標功能制定一個由若干可實現的功能塊構成
的系統級結構。第二個階 段稱為邏輯設計，進一步將各功能塊分解成邏輯門。最后是物理
設計， 用物理器件（例如晶體管）來實現邏輯門，產生一個芯片版圖。物理版 圖被轉化成
光掩模，送到硅片制造生產線上加工成芯片。在加工過程 中，材料的不純和缺陷、設備的
不完善以及人為的失誤等等都是引起故 障的原因，因此芯片制造出來后的生產測試是必不
可少的。
測試的另一個重要功能是制造過程診斷（ process diagnosis ）。對每個故障芯片，
必須分析引起故障的原因是由于制造過程的問題、還是設計或者測試本 身的問題、甚至可
能一開始制定規范時就有問題。對故障芯片的分析稱 為失效模式分析（ failure mode
analysis ，簡稱 FMA），可以有許多不同 的測試手段，包括使用光電顯微鏡檢查確定失效
原因以改進工藝過程。 -
可測試性設計
對用戶需求和功能規范的測試通常稱為 “審查 ”，對設計過程的測試稱 為“設計驗
證 ”，對制造過程的測試就是集成電路領域常說的 “測試 ”，也 是本文所采用的測試
的含義。傳統的測試方法是使用自動測試設備 （Automatic Test Equipment ，簡稱 ATE 或
測試儀）對被測芯片施加測 試向量，捕獲芯片的輸出結果與預期的正確結果進行比較，以
判斷芯片 中是否存在某一類型的故障。但是，測試并不是等芯片制造出來才考慮 的問題，
特別是對一個復雜的系統，在設計過程中就必須考慮是否能夠 開發出檢測所有故障的測試
集，測試開發的時間和難易程度，對每個芯 片進行測試的成本等問題。這些問題與設計本
身的特點密切相關。因 此，設計和測試開發，是在圖 1 中“書寫功能規范 ”之后、 “加
工制造 ”之前 的一個緊密結合的過程。測試方法的選擇在設計中直接體現為可測試性 設
計（ Design For Testability ，簡稱 DFT），可測試性設計已經成為一 個現代數字系統設
計中必不可少的成分，由于它對設計本身增加了硬件 開銷，也會在不同程度上影響系統的
性能，因此必須慎重考慮。 -
基本的 VLSI 功能測試技術
基本的 VLSI 測試技術和方法根據測試對象，可以把測試分為功能 測試和結構測試兩
大類。功能測試針對電路實現的功能進行測試，往往 需要大量的測試數據，例如一個 10 輸
入的與門，它的完全的功能測試需 要 210 個測試向量。何況大多數現代電路的規模非常大。
因此在芯片測 試時如果使用功能測試會使得測試成本難以承受。此外，對一個復雜的 功能，
如果不用窮盡測試，其測試效果難以衡量。但是功能測試在設計 驗證時非常必要。由于設
計驗證不是本文關注的內容，所以本文將不討 論功能測試。在假定設計正確的情況下，測
試只考慮制造過程中引進的 缺陷。結構測試基于電路的結構（門的類型、連線、網表等）
進行測 試，通過芯片的輸出管腳觀察內部信號的狀態。它的最大好處是可以開 發各種測試
產生算法自動地對電路產生測試向量，并且能夠有效地評估 測試效果。本節介紹結構測試
涉及的基本概念和方法。 -
電路的可測試性
電 路的可 測試 性（ testability ） 包含兩 個方 面：電 路中 信號的可 控制 性
（controllability ）和可觀測性（ observability ）。信號的可控制性指將 該信號設置
成 0 或者 1 的難度，信號的可觀測性是指觀察這個信號的狀態 的難度。這兩個概念對電
路測試非常重要。盡管電子束（ electron beam）測試是可以掃描芯片獲得內部信號的狀態
的，但這種測試非常 昂貴，只有在特殊需要時才會使用。因此，對內部信號的置值必須通
過 設置電路的原始輸入（ Primary Input ，簡稱 PI）完成，同樣，觀察內部 信號的狀態
也必須通過將要觀察的信號傳播到原始輸出（ Primary Output ，簡稱 PO）。可測試性分析
技術對自動測試向量產生 （Automatic Test Pattern Generation ，簡稱 ATPG）算法有重
要的意 義。在測試產生過程中，當需要尋找一條從 PI 到當前信號線的通路、以 便控制當
前信號線取某個信號值（ 0 或 1）時，需要根據信號線的可控制 性進行優先選擇；同樣，
當需要尋找一條從當前信號線到 PO 的通路、 以便觀測當前信號線的狀態時，需要根據信
號線的可觀測性進行優先選 擇。可測試性分析技術最好具有對電路的拓撲結構進行靜態分
析（不需 要測試向量）和線性復雜度分析兩種特性，否則直接使用自動測試產生 和故障模
擬技術就可以了。其他類型的可測試性度量是基于信號取值的 概率的，在一定程度上彌補
了 SCOAP 的缺陷。例如，使用隨機向量獲得 某根信號線被設置成 0（或 1）的概率，得到
0 可控制性（或 1 可控制 性）。門級的可測試性度量技術已經發展得非常成熟。
此外，行為級和 RTL 可測試性分析技術可以用于電路的自動可測試性綜 合。使用數據
流圖（ Data Flow Graph ，簡稱 DFG）來分析電路的可測 試性。 DFG 中，每個節點表示
一個寄存器，每條邊表示連接兩個寄存器 的組合電路功能模塊、或者到寄存器的原始輸入
以及寄存器連接的原始 輸出端口。 DFG 在寄存器傳輸級的可測試性分析和測試產生技術中
廣泛 使用。 -
ATPG 的算法
前文已經提到了 ATPG，它是產生測試一個電路所需要的輸入激勵的過 程。 ATPG 算法
除了用于產生測試向量以外，還可以識別電路的冗余 （或不必要的）邏輯，可以證明兩種
電路實現是否等價。基于一種有效 的故障模型產生測試序列是確定性測試產生
（ deterministic test pattern generation ）的基礎。
任何一種確定性的測試產生算法，對于在一種給 定故障模型下電路的每個故障，都必
須解決兩個問題： ü 激勵故障。即 在故障點產生一個與故障值相反的值。 ü 傳播故障。
即將故障點的值傳 播到電路的原始輸出。故障激勵的過程稱為控制，對故障點取值的可控
制性將影響故障激勵的難度。故障效應傳播的過程稱為敏化，故障點取 值的可觀測性將影
響故障傳播的難度。如果一個測試激勵了被測電路中 的一個故障并且將其故障效應傳播到
了電路的原始輸出，則稱該測試覆 蓋了這個故障。
在 ATPG 過程中，每找到一個測試，都要搜索該測試所 能覆蓋的所有特定類型的故障，
這個過程稱為故障模擬。一個測試序列 （或測試集）的故障覆蓋率一般指該測試序列（或
測試集）所能檢測的 故障數與電路中所有該類型故障的總數的比值，它是度量一個測試序
列 （或測試集）的好壞的標準。不可測的故障與電路的冗余邏輯密切相關。
8. 測試類型
測試按功能分有時延測試、 IDDQ 測、試存儲器測試、模擬和混 合信號電路測試。
延時測試電路中的傳輸延遲一直是限制數字系統時鐘頻率提高的 關鍵因素。對于高頻
工作的電路，任何細小的制造缺陷都可能引入不正 確的延時，導致它無法在給定工作頻率
下正常工作，因此，以確保數字 電路時間特性的正確性為目標的時延測試一直是測試領域
的熱點問題。一個完全的時延測試要求能驗證被測電路中任何通路的傳輸延遲不超過 系統
時鐘周期。
IDDQ 指靜態電源電流，正常情況下 CMOS 電路的靜態電流非常 低，因而一個異常高的
靜態電流暗示著制造的缺陷。例如，當電路中的 橋接故障或漏電流故障被激活時，在電源
和地之間提供了一條導通的通 路，導致靜態電流大幅度提升。
一個現代工作站可能會有 1G 以上字節的 DRAM 存儲器，假定每一 比特一個晶體管，就
相當于 8′109 個晶體管，比整個系統中其余 部分的晶體管數要高出 2 個數量級。可見存
儲器測試在系統測試中有多么重要。
電路規模對模擬測試不是問題。模擬電路通常最多就 50 到 100 個器件，不像數字電路
很容易就達到百萬晶體管的規模。模擬電路的模 型化遠遠難于數字電路。造成模擬電路模
型化困難的原因體現在：沒有 廣泛接受的故障模型；沒有有限的信號范圍；模型的精度在
模擬電路故 障模擬過程中非常關鍵；模擬電路有噪音，必須模型化和加以測試；由 于 ATE
管腳的負載、阻抗和隨機噪音，測量錯誤容易發生；模擬電路的 信息流沒有單一的方向等。
模擬電路的不可分解性。與數字電路不同， 模擬電路的子組件無法單獨測試。模擬電路中
很難實現測試總線。將一 個模擬信號運送到輸出管腳可能會改變這個信號以及電路的功能。
在測 試時重新配置模擬電路通常是不可接受的。第五，在測試方法上，由于 缺少廣泛接受
的故障模型和結構模擬故障與模擬規范之間的映射關系， 結構模擬 ATPG 使用的并不廣泛。
反過來，在數字電路測試中很少使用 的功能測試，因為不需要故障模型，在模擬測試中卻
經常使用。另一方 面，數字電路的邏輯功能（對應于固定型故障）和性能（對應于通路時
延故障）可以分開進行測試，而模擬電路測試中功能和性能測試是無法 分離的。
可測試性設計是芯片設計的重要環節，它通過在芯片原始設計中 插入各種用于提高芯
片可測試性的硬件邏輯，從而使芯片變得容易測 試，大幅度節省芯片測試的成本。目前比
較成熟的可測試性設計技術主 要有掃描設計、邊界掃描設計、內建自測試（ Build In Self
Test ，簡稱 BIST）等。可測試性設計對原始設計的修改必須在不改變原始設計功能 的前
提下進行。
近幾年來我國集成電路產業如雨后春筍般蓬勃發展，各地紛紛建 立集成電路設計中心，
國家也出臺了一系列有利于集成電路產業發展的 政策。相應的，與設計密切相關的測試技
術日益受到重視。國際上著名 的測試儀廠商 Agilent 、Schlumberger 、Teradyne 等的主
流測試儀已經 或正在向國內引進。提供測試支持的企業和公司在北京、上海等地也逐 漸多
了起來。如今越來越多的中國人深刻感受到國外電子產業早就建立 的根深蒂固的觀念：在
芯片設計、驗證和投入市場等各個階段，測試發 揮著關鍵性的、必不可少的作用。
