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PLL
AGM FPGA 在配置成功時，PLL 已經完成鎖定，lock 信號已經變高；如果原設計中用 lock 信號輸出實現系統 reset 的復位功能，就不能正確完成上電復位；同時，為了保證 PLL 相移的穩定，我們需要在 PLL 啟動后做個延時的復位，設計中可以參考下面 Verilog 代碼，這里需要 PLL 的 areset 或 pfdena 引出，通過復位信號控制。
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Flash 管腳
如果在設計中對配置 FLASH 進行讀寫，則要在 Quartus II 中把 4 個 SPI 配置管腳設置為“Use as regular I/O”。
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VccINT
如果 FPGA 的資源利用率達到 90%以上，且時序要求較高，建議把 1.2V 的 VccINT 電壓，升高到正常電壓范圍的 1.25V，會有效提高 FPGA 性能和穩定性。 -
FLASH 編程文件
燒寫配置用 SPI FLASH，使用 XXX_master.bin，可通過 FLASH 編程器燒寫。如使用其它兼容Altera POF 文件的燒寫工具，需注意 Altera 文件 MSB-LSB 為反向，需倒置后才可正確燒寫。 -
AS 在線燒寫 FLASH
如果使用 USB-Blaster 通過 AS 接口在線燒寫配置用 SPI FLASH，由于 AG10K 的 DCLK、nCSO、ASDO 管腳并未輸出三態，因此需分別串接 1KΩ 電阻，使得 USB-Blaster 驅動能力高過這些管腳的輸出能力，且 DCLK 時鐘降低頻率，即可實現正常燒寫和配置。
如FPGA有JTAG接口，則可直接通過Supra軟件燒寫XXX_master.prg文件到已連接的SPI FLASH中，無需通過 AS 接口，更為方便
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CLK 輸入管腳
CLK 專用輸入管腳，沒有內部上拉電阻，所以在懸空沒有輸入狀態時，會得到 0 的電平數據。
這和 Altera EP4C 的高電平結果不同。如果正常輸入時鐘或信號，則沒有影響。 -
Latch 鎖存器
支持 latch, 但建議設計不用 latch, 異步電路時序不容易分析操作，建議不使用。
8.Conf_done
所有 fpga 邏輯必須發生在 fpga 配置完成之后（conf_done 為高），否則 fpga 無法穩定接受開始工作。
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除法器
如設計中使用了除法器，需對除法器的路徑設置 multicycle。除法器的 latency 即為 multicycle的時鐘數。如無法滿足 timing，建議增加除法器的 latency。
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燒寫文件壓縮
AG10K 支持 AS 模式的燒寫文件壓縮，以減少存儲空間。但不同設計壓縮出的文件大小不一，如需統一文件存儲空間，可選非壓縮方式。
AG10K 不支持 PS 模式的燒寫文件壓縮。原設計里如果選了壓縮，請取消；或者在 AGM 項目中的 DesignName.asf 中加入：
set_global_assignment -name ON_CHIP_BITSTREAM_DECOMPRESSION OFF -
3.3V IO
軟件中要按實際 IO 電壓正確設置。Quartus II 中對 IO standard 的默認為 2.5V，如果實際采用3.3V，需要修改 IO 默認值為 3.3V。
AG10KSDE176，由于 SDRAM 為 3.3V，VCCIO 必須使用 3.3V，軟件中也要設置正確。
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電源上電順序
AG10K 3.3V VCCIO 電源應略先于 VCCINT 1.2V 和 2.5V 上電，這樣保證 FPGA 在啟動配置前，使得配置 FLASH（3.3V）啟動完成，從而避免上電配置失敗。 -
PLL 時鐘輸出
為了避免時鐘域 skew 或 jitter，如果需要同頻率同相位的時鐘驅動不同功能，盡可能合并成同一個時鐘進行處理，不要采用多個同樣的輸出時鐘這種方式，避免跨時鐘域的情況出現。
不同頻的時鐘，盡可能采用 RAM 或者 FIFO 交互，如果寄存器直接交互，盡可能通過設計保證時鐘采樣在數據中間位置。 -
邏輯資源優化
當邏輯資源比較緊張時，推薦將同步復位改為異步復位，可以節省一定的邏輯資源；
AG10KL144H 轉換注意事項
AG10KL144H 為 AG10KL144 升級型號，封裝管腳兼容，性能更優，增加部分功能特性。
芯片絲印：根據不同批次，有 2 種，均為正確標識。
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型號標識為 AG10KL144H；
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日期編碼（DATE CODE）后加 H，型號標識仍為 AG10KL144
原 AG10KL144 設計替換為 144H，需要注意以下事項： -
Supra 原工程需要重新編譯，Device 選擇 AG10KL144H，其它設置可以不變。
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AG10KL144 PLL 的復位控制可以省去，如已加入也可正常使用。（參考上節 1.）
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AS 口燒寫 FLASH 用 XXX_master_as.prg 文件，SPI 端口不需串接電阻。（參考上節 5.）
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PS 燒寫可以支持數據文件的壓縮。（參考上節 10.）
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原 AG10KL144 的 Dual-Boot IP: alta_boot 已取消，可以用 Remote-Upgrade IP 替代，具體
可以參考 Manual_remote.pdf 文檔。 -
原 AG10KL144 的 MCU IP：alta_mcu 已取消，可以用 alta_mcu_m3 替代。
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新增支持 Quartus II 中的 Signal Tap 功能，編譯燒錄后可使用。
