一、前言

    隨著數字電路規模越來越大、設計越來越復雜，使得對設計的功能驗證越來越重要。首先，我們要明白為什么要對設計進行驗證？驗證有什么作用？例如，在用FPGA進行設計時，我們并不能確保設計出來的東西沒有功能上的漏洞，因此在設計后我們都會對其進行驗證仿真。換句話說，驗證的目的是徹底地驗證被測設計以確保設計沒有功能上的缺陷。而即將介紹的SystemVerilog斷言便是一門重要的驗證技術，它可以盡早發現設計的缺陷以及提高驗證的效率。

二、基本概念

1、什么是斷言

    斷言是設計屬性的描述。而斷言可以從設計的功能描述中推知，然后轉換成斷言。那么斷言是如何表現的呢？當一個被檢查的屬性不像我們期望的那樣表現時，則該斷言失敗；當一個禁止在設計中出現的屬性發生時，則該斷言失敗。

2、為什么要使用SystemVerilog斷言？

 Verilog HDL也能實現斷言，但其存在不足之處：

• Verilog HDL是一種過程語言&#