T型拓撲 vs Fly-by

由于T型拓撲在地址、命令和時鐘都是同時到達每個DDR芯片，所以同步的切換噪聲會疊加在一起，DDR越多這個信號上疊加的噪聲越大，T型拓撲的優點是地址、命令和時鐘都是同時到達，所以不需要做寫均衡Write leveling。

為了避免切換噪聲疊加的問題，引入了Fly-by拓撲，解決問題的方式就是讓地址、命令和時鐘不同時到達每個DDR芯片，然后通過寫均衡Write leveling來解決時序問題。

???????????????????????????????????????????????????????????圖：T型拓撲 vs Fly-by

一? Fly-by的仿真

1.1 長線遠端匹配的Fly-by

長線遠端匹配的仿真原理圖如下圖所示，信號源上升下降時間0.5ns，脈寬10ns，周期20ns，高電平1v，三段傳輸線延時都是1ns。

?????????????????????????????????????????????????????圖：長線遠端匹配的原理圖

從仿真的結果看，信號邊沿無臺階，只是從vmatch到V3的測量信號按1ns的時間間隔延時，有個明顯的缺點是信號的幅度由于匹配電阻的分壓變小，分壓是10R內阻與50R分壓，Vout = 50R / 60R? *1v? = 0.83v。

????????????????????????????????????????????????????????????圖：長線遠端匹配的輸出情況

1.2 長線源端匹配的Fly-by

長線源端匹配的仿真原理圖如下圖所示，信號源上升下降時間0.5ns，脈寬10ns，周期20ns，高電平1v，三段傳輸線延時還是1ns。

??????????????????????????????????????????????????????????圖：長線源端匹配的原理圖

從仿真的結果看，信號邊沿有臺階，臺階時間為vmatch：5.5ns ，v1 ：4.5ns , v2 ：1.5ns ,

v3 ：0ns。臺階幅度為50R / 100R *1v = 0.5v ，信號幅度無衰減。

?????????????????????????????????????????????????????????圖：長線源端匹配的輸出情況

1.3 短線源端匹配的Fly-by

長線源端匹配的仿真原理圖如下圖所示，信號源上升下降時間0.5ns，脈寬10ns，周期20ns，高電平1v，三段傳輸線延時分別為0.3ns ，0.3ns，0.1ns。

?????????????????????????????????????????????????????????圖：短線源端匹配的原理圖

? ? ? ? 根據上面的分析可能覺得因為源端匹配的臺階問題不能使用了，其實不是這樣的，在短線的情況下，臺階是可以淹沒在上升沿的，從下面的仿真結果看，v2，v3是沒有臺階問題的，vmatch ,v1的時延為1.4ns和0.8ns，大于上升沿的0.5ns，所以存在臺階問題；v2的時延為0.2ns，小于上升時間0.5ns，也就是保證第一個DDR后面的傳輸線反射延遲小于信號的上升沿Tr，就可以保證信號完整性。

??????????????????????????????????????????????????????????? 圖：短線源端匹配的輸出情況

一? 菊花鏈daisy chain的仿真

1.1 長線遠端匹配的daisy chain

? ? ? ? Fly-by只是daisy chain的stub為0的特殊情況，長線遠端匹配daisy chain的仿真原理圖如下圖所示，信號源上升下降時間0.5ns，脈寬10ns，周期20ns，高電平1v，三段stub的傳輸時延設置為td，td的參數從0.05ns到0.2ns，步長0.05ns。

? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ?圖：長線遠端匹配的原理圖

從下面仿真結果來看；

1>v1，v2，v3之間的幅值上的反射噪聲基本沒有差異，并且stub的時延越大，反射噪聲的波動越大，所以Fly-by的stub為零，反射噪聲也近似沒有了。

2> 遠端匹配時信號幅度衰減。

?????????????????????????????????????????????????????????圖：長線遠端匹配的vmatch輸出

?????????????????????????????????????????????????????????圖：長線遠端匹配的v1輸出

??????????????????????????????????????????????????????????圖：長線遠端匹配的v2輸出

????????????????????????????????????????????????????????圖：長線遠端匹配的v3輸出

?????????????????????????????????????????????圖：0.1ns樁線時，長線遠端匹配的不同位置輸出

1.1 長線源端匹配的daisy chain

長線源端匹配daisy chain的仿真原理圖如下圖所示，信號源上升下降時間0.5ns，脈寬10ns，周期20ns，高電平1v，三段stub的傳輸時延設置為td，td的參數從0.05ns到0.2ns，步長0.05ns。

??????????????????????????????????????????????????????????????圖：長線源端匹配的原理圖

從仿真的結果來看；

1>td的時間越長，反射噪聲的幅度越大。

2>越遠離源端的負載上的反射噪聲幅度越大，所以daisy chain拓撲的ddr上源端匹配時，特別關注最遠的ddr的反射噪聲問題。

?????????????????????????????????????????????????????圖：長線源端匹配的vmatch輸出

???????????????????????????????????????????????????????圖：長線源端匹配的v1輸出

???????????????????????????????????????????????????????圖：長線源端匹配的v2輸出

? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ?圖：長線源端匹配的v3輸出

???????????????????????????????????????????圖：0.1ns樁線時，長線源端匹配的不同位置輸出