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目錄
一.電源完整性
1.1電源完整性的核心概念
1.2電源完整性的三個關鍵目標
1.3地彈現象的通俗解釋
1.4總結要點
二.電源分配網絡（PDN）的作用
電源與GND網絡的阻抗特性
關鍵阻抗類型
降低阻抗的關鍵方法
簡單類比理解
三.電源噪聲余量計算步驟
電源噪聲計算關鍵點
電源噪聲主要來源
去耦電容的作用
平面電容的應用
目標阻抗與電容選擇
總結建議
一.電源完整性
1.1電源完整性的核心概念
- 電源完整性（PI）是確保電子設備中電源從源頭到芯片引腳處的電壓和電流穩定符合要求的技術。若電源不穩定，可能導致芯片誤動作、性能下降或干擾其他部件。
1.2電源完整性的三個關鍵目標
電壓穩定性
- 芯片電源引腳的電壓波動需控制在允許范圍內（例如1V電壓的誤差不超過±50mV）。電壓噪聲或紋波過大會導致芯片工作異常。
減少地彈噪聲
- 當芯片內部大量開關電路同時切換狀態時，電流突變會通過接地引腳的電感產生電壓波動（即地彈），可能引發邏輯錯誤。例如，高速數字電路中地彈可能導致輸入信號被誤判。
抑制電磁干擾
- 電源網絡是電路板上最大的導體，容易像天線一樣輻射或接收噪聲。良好的PI設計能減少電磁干擾（EMI），確保設備符合電磁兼容（EMC）標準。
1.3地彈現象的通俗解釋
什么是地彈？
- 芯片內部“地”電平會因電流突變而波動，而電路板“地”是穩定的。這種差異就像芯片內部的“地”在跳動，故稱為“地彈”。
產生原因
- 引腳存在寄生電感（電流變化時產生感應電壓）。
- 例如：負載電容放電時，瞬間大電流流經接地電感，導致芯片內外“地”之間出現電壓差（如圖中的VG）。
實際影響
- 芯片A的地彈會抬高其內部參考地，使得輸入信號（如來自芯片B）在A看來疊加了噪聲，可能被誤判為高電平。
- 類比：站在搖晃的船（芯片地）上看岸上的旗子（輸入信號），會覺得旗子在擺動。
1.4總結要點
- PI的本質：管理電源網絡的電壓、電流和噪聲。
- 地彈的根源：引腳電感 + 快速電流變化 → 內部地電平波動。
- 解決方法：降低電源阻抗、優化布局（如縮短引線）、增加去耦電容等。
二.電源分配網絡（PDN）的作用
電源分配網絡的核心目標是確保所有器件或芯片獲得穩定、干凈的電源供應。其作用可歸納為兩點：
- 提供充足電流：滿足不同器件在不同工作狀態下的電流需求，避免因電流不足導致電壓下降或性能不穩定。
- 維持電壓穩定：抑制電源噪聲（如高頻開關噪聲、瞬態電流引發的電壓波動），確保電壓波動在允許范圍內。
電源與GND網絡的阻抗特性
電源和地網絡并非理想導體，實際分布著電阻（R）、電感（L）、電容（C）構成的阻抗（Z）。阻抗的存在會影響電源穩定性，尤其在高速或大電流場景下。
關鍵阻抗類型
直流阻抗（電阻R）
- 由走線/平面的材料（如銅箔）和幾何形狀（長度、截面積）決定。
- 公式：
\( R = \rho \cdot \frac{L}{A} \)
其中\(\rho\)為電阻率，\(L\)為長度，\(A\)為截面積。- 影響：電流通過時產生壓降（IR Drop），可能導致遠端器件供電電壓不足。
交流阻抗（電感L+電容C）
- 寄生電感：來自電源路徑的走線、過孔、封裝引腳等。高頻電流變化時（\(di/dt\)），電感會引發電壓噪聲（\(V = L \cdot \frac{di}{dt}\)）。
- 寄生電容：電源層與地層之間的天然電容，能臨時存儲電荷，緩解瞬態電流需求。
降低阻抗的關鍵方法
優化疊層設計
- 使用薄介質層（如4mil以下）增加電源/地平面間的電容，減少高頻阻抗。
- 采用多層板，確保電源和地平面緊密相鄰（如相鄰層）。
增加去耦電容
- 在芯片電源引腳附近放置不同容值的電容：
- 大電容（如10μF）應對低頻噪聲。
- 小電容（如0.1μF）濾除高頻噪聲。
- 電容的擺放需盡量靠近芯片，減少寄生電感影響。
縮短電流路徑
- 減小電源/地回路面積，降低寄生電感。例如：
- 使用多個過孔并聯連接電源層和地層。
- 避免長而窄的走線。
降低平面阻抗
- 用寬銅箔或實心平面替代細走線，減少直流電阻。
- 在電流密集區域（如CPU供電）采用網格銅或厚銅設計。
簡單類比理解
- 電源網絡像供水系統：阻抗相當于水管中的“阻力”。
- 粗水管（低阻抗）能穩定供水（電流），即使突然開多個水龍頭（瞬態負載），水壓（電壓）也不會劇烈波動。
- 細水管（高阻抗）會導致遠端水壓不足（IR Drop），快速開關水龍頭還會引發水錘（電壓噪聲）。
三.電源噪聲余量計算步驟
芯片的工作電壓范圍是3.13V~3.47V，穩壓芯片標稱輸出電壓為3.3V，實際電路板輸出為3.36V。
容許的電壓變化范圍：3.47V - 3.36V = 110mV。
穩壓芯片輸出精度為±1%，即允許波動：3.36V × 1% = ±33.6mV。
電源噪聲余量：110mV - 33.6mV = 76.4mV。電源噪聲計算關鍵點
- 穩壓芯片輸出精度：需確認實際輸出值是否在標稱誤差范圍內。
- 工作環境：溫度、濕度等環境因素可能影響穩壓芯片性能。
- 負載情況：負載電流變化會直接影響穩壓芯片輸出電壓。
- 噪聲分配：電源噪聲僅是信號噪聲的一部分，需預留余量給反射、串擾等其他問題。
- 電壓等級與電路類型：低電壓和模擬電路對噪聲更敏感，余量需更嚴格。
電源噪聲主要來源
- 穩壓芯片紋波：輸出非理想直流，存在周期性波動。
- 瞬態響應延遲：負載電流快速變化時，穩壓芯片響應速度不足（通常超過200kHz時出現電壓跌落）。
- 路徑阻抗壓降：電源和地路徑的阻抗導致瞬態電流產生壓降。
- 外部干擾：其他電路或環境噪聲耦合到電源系統。
去耦電容的作用
- 儲能作用：通過公式 ( I = C \frac{dV}{dt} )，電容在負載瞬態變化時快速放電，彌補電流需求。
- 降低阻抗：通過公式 ( \Delta V = Z \cdot \Delta I )，電容與電源系統共同維持電壓穩定。
實際電容特性：
- 等效串聯電阻（ESR）和寄生電感（ESL）會限制高頻性能。
- 電容在低頻時呈容性，高頻時呈感性，諧振點阻抗最小。
平面電容的應用
平面電容由電源層和地層之間的電場形成，適合高頻去耦。
計算公式：
[ C = \frac{\varepsilon_0 \varepsilon_r A}{h} ]
- 例如：FR-4板材（ε?=4.5）、1平方英寸面積、4 mil間距時，電容約為253pF。
- 優點：高頻響應快，適合高速設計。
目標阻抗與電容選擇
目標阻抗公式：
[ Z_{target} = \frac{V_{ripple}}{\Delta I_{max}} ]
- 例如：允許紋波2.5%，負載最大瞬態電流1A，目標阻抗需≤25mΩ。
電容組合示例：
- 680μF鉭電容（低頻）+ 2.2μF/0.22μF/0.022μF陶瓷電容（高頻）。
- 目標：在500kHz~150MHz范圍內保持阻抗低于33mΩ，抑制反諧振峰。
總結建議
- 優先降低路徑電感：優化布局，縮短電容與芯片的連接距離。
- 分層設計：使用電源-地平面層增強高頻去耦。
- 多電容組合：覆蓋寬頻段，避免單一電容的局限性。
- 實測驗證：通過示波器或網絡分析儀檢查實際噪聲和阻抗。
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