以下是針對高速PCB布線設計的綜合筆記，結合用戶提供的設計規范及行業通用原則整理而成：

一、關鍵信號布線原則

1. 布線優先級
   • 順序：射頻信號＞中/低頻信號＞時鐘信號＞高速信號
   • 射頻信號需包地處理，線寬≥8mil且滿足阻抗要求，禁止無關信號穿越射頻區域
2. 阻抗控制
   • 優先選擇地平面作為參考層，線寬/間距按工藝計算結果嚴格控制
   • 5G以上高速信號需在過孔處增加回流地孔
3. 拓撲結構
   • DDR2以下用T型拓撲，DDR3以上建議菊花鏈拓撲
   • 星型拓撲需源端匹配，遠端簇型需終端匹配

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二、布線細節規范

1. 走線幾何要求
   • 所有拐角45°走線，禁止銳角/直角（減少阻抗突變和EMI）
   • 焊盤出線需中心引出，BGA走線寬度≤焊盤1/2
2. 隔離設計
   • 光耦/變壓器投影區禁止布線鋪銅
   • 數字地與模擬地需物理隔離，跨區信號從橋接處穿過
3. 差分信號處理
   • 對稱布線，線距≥20mil，3.125G以下誤差＜5mil，以上＜2mil
   • 蛇形線補償時凸起高度＜1倍線距，長度＞3倍線寬

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三、電源與地處理

1. 分層策略
   • 開關電源單點接地，電感下方禁止走線
   • 電源分割帶≥20mil，BGA區域內可縮小至10mil
2. 通流能力
   • 銅皮寬度和過孔數量需滿足電流需求（參考通流表）
   • 相鄰過孔反焊盤間距≥4mil，防止割斷銅皮
3. EMC優化
   • 地銅皮對角線＞1000mil時周邊需打地孔
   • 模擬區域所有層鋪模擬地，數字區域鋪數字地

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四、特殊工藝要求

1. ICT測試點
   • 測試點焊盤＞32mil，間距≥60mil，2.5G以上信號禁止添加
   • 差分測試點需對稱布置，Stub走線≤150mil
2. FPGA管腳交換
   • 僅限I/O管腳調整，同一BANK內優先交換
   • 差分信號必須成對調整，全局時鐘管腳需客戶確認

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五、布線后優化

1. 完整性檢查

   • DRC檢查覆蓋連通性、Stub殘端、跨分割等問題
   • 對稱層殘銅率需平衡（防止PCB翹曲）

2. 串擾控制

   • 相鄰層走線正交或錯開布線

   • 高速信號遵循3W規則，差分線間距≥20mil

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六、行業補充建議

1. 過孔優化
   • 使用盲埋孔減少阻抗突變，網格化布局避免電流熱點
   • 關鍵信號層減少換層次數，換層時伴隨回流地孔
2. 仿真驗證
   • 對阻抗線、時序等關鍵路徑進行SI/PI仿真
   • 蛇形線采用圓弧拐角優于45°（降低輻射）