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描述

輸入描述：

輸出描述：

參考代碼

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描述

請編寫一個模塊，實現簡易秒表的功能：具有兩個輸出，當輸出端口second從1-60循環計數，每當second計數到60，輸出端口minute加一，一直到minute=60，暫停計數。

模塊的接口信號圖如下：

?????? 模塊的時序圖如下：

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請使用Verilog HDL實現以上功能，并編寫testbench驗證模塊的功能

輸入描述：

clk：系統時鐘信號

rst_n：異步復位信號，低電平有效

輸出描述：

second：6比特位寬，秒表的秒讀數

minute：6比特位寬，秒表的分讀數

參考代碼

`timescale 1ns/1nsmodule count_module(input clk,input rst_n,output reg [5:0]second,output reg [5:0]minute);always @(posedge clk or negedge rst_n)if (!rst_n)begin minute <= 6'd0;endelse if (second == 6'd60)beginminute <= minute+1;endelse begin	minute <= minute;endalways @(posedge clk or negedge rst_n)if (!rst_n)begin second <= 6'd0;endelse if(second == 6'd60)beginsecond <= 6'd1;endelse if (minute == 60)second <= 0;		elsesecond <= second+1'd1;
endmodule