延遲_值_XPHY
PORT對象上的DELAY_VALUE_XPHY屬性指定要添加的延遲量
Versal XPHY邏輯接口的輸入或輸出路徑。在的早期階段
opt_design在重新生成高級I/O向導IP時
DELAY_VALUE_XPHY值將從PORT復制到的XPHY實例上
輸入或輸出路徑。Vivado設計套件中存在DRCs，以確保
DELAY_VALUE_XPHY值與XPHY實例上的值對齊。在你
想要更新已實現的輸入或輸出路徑上的延遲量
設計時，可以使用DELAY_value_XPHY將新值應用于PORT
所有物然后，您可以運行implementt_xphy_cores
-update_delay_value_only命令將新值存入XPHY
例子
體系結構支持
Versal建筑。
適用對象
?端口（get_Ports）
價值觀
?對于沒有級聯的輸入端口：0-625 ps
?對于級聯的輸入端口：0-1250 ps
?對于輸出端口：0-625 ps
XDC Syntax
set_property DELAY_VALUE_XPHY <value> [get_ports port_name]
Where
? port_name is a top-level port
XDC Syntax Example
# Open a fully implemented design
open_checkpoint top_routed.dcp
# Update the delay on the input path from PORT dataIn
set_property DELAY_VALUE_XPHY 125 [get_ports dataIn]
implement_xphy_cores -update_delay_value_only
# Write a new checkpoint and device image with the updated delay
write_checkpoint top_routed_125.dcp
write_device_image top_routed_125.pdi
DIFF_TERM
差分終止（DIFF_TERM）屬性支持差分I/O標準
用于輸入和雙向端口。它用于啟用或禁用內置的100?，
差分終止。請參閱《7系列FPGA SelectIO資源用戶指南》（UG471）
[參考文獻2]了解更多信息。
DIFF_TERM表示應在差分輸入上使用差分終止方法
和雙向端口緩沖器，Vivado工具應將片上終端添加到
端口。
體系結構支持
7系列FPGA。
建議：對于UltraScale體系結構設備，應使用DIFF_TERM_ADV啟用
差分終止。
適用對象
?端口（get_Ports）
°連接到差分輸入緩沖器的輸入或雙向端口
?適用于使用以下IOSTANDARD之一的元件：
°LVDS、LVDS_25、MINI_LVDS_25
°PPDS_25
°RSDS_25
價值觀
?TRUE：差分端接已啟用。
?FALSE：差分終止被禁用（默認）。
語法
建議：使用語言模板或Vivado設計中的實例化模板
Suite 7 Series FPGA and Zynq-7000 SoC Libraries Guide（UG953）[Ref 25]以指定正確的語法。
差分終止（DIFF_TERM）屬性支持差分I/O標準
用于輸入和雙向端口。它用于啟用或禁用內置的100?，
差分終止。請參閱《7系列FPGA SelectIO資源用戶指南》（UG471）
[參考文獻2]了解更多信息。
DIFF_TERM表示應在差分輸入上使用差分終止方法
和雙向端口緩沖器，Vivado工具應將片上終端添加到
端口。
體系結構支持
7系列FPGA。
建議：對于UltraScale體系結構設備，應使用DIFF_TERM_ADV啟用
差分終止。
適用對象
?端口（get_Ports）
°連接到差分輸入緩沖器的輸入或雙向端口
?適用于使用以下IOSTANDARD之一的元件：
°LVDS、LVDS_25、MINI_LVDS_25
°PPDS_25
°RSDS_25
價值觀
?TRUE：差分端接已啟用。
?FALSE：差分終止被禁用（默認）。
語法
建議：使用語言模板或Vivado設計中的實例化模板
Suite 7 Series FPGA and Zynq-7000 SoC Libraries Guide（UG953）[Ref 25]以指定正確的語法。
Verilog Syntax
Assign the DIFF_TERM parameter immediately before the port declaration:
(* DIFF_TERM = "TRUE" *) input PORT
Verilog Syntax Example
// Enables differential termination on the specified port
(* DIFF_TERM = "TRUE" *) input CLK;
VHDL Syntax
Declare and specify the VHDL attribute as follows:
attribute DIFF_TERM : string;
attribute DIFF_TERM of port_name : signal is "TRUE";
VHDL Syntax Example
-- Designates differential termination on the specified port
attribute DIFF_TERM of CLK : signal is "TRUE";
XDC Syntax
set_property DIFF_TERM TRUE [get_ports port_name]
Where:
? set_property DIFF_TERM can be assigned to port objects.
? port_name is an input or bidirectional port connected to a differential buffer.
XDC Syntax Example
# Enables differential termination on port named CLK_p
set_property DIFF_TERM TRUE [get_ports CLK_p]
在同一域名下，傳遞消息給另一個頁面)
![[Go] 字符串遍歷數據類型問題](http://pic.xiahunao.cn/[Go] 字符串遍歷數據類型問題)
