在SystemVerilog中，接口（interface）是一種封裝信號集合、協議邏輯和通信行為的復合結構。其核心定義內容可分為以下十類：

1. 信號聲明

基礎信號：可定義邏輯（logic）、線網（wire）、寄存器（reg）等信號類型，例如總線信號、控制信號等。
interface my_interface;

? ? logic [31:0] data;? // 數據總線

? ? bit valid, ready; ? // 控制信號

endinterface

2. 參數化

參數定義：通過parameter或localparam實現接口的通用配置，如總線寬度、時鐘頻率等。
interface bus_if #(parameter WIDTH=32);

? ? logic [WIDTH-1:0] addr, data;

endinterface

3. Modport（模塊端口方向約束）

信號分組與方向：將接口內信號按模塊需求分組，并指定輸入/輸出方向，防止驅動沖突。
interface ahb_if;

? ? logic hwrite;

? ? modport Master (output hwrite);? // 主設備方向

? ? modport Slave (input hwrite); ? ? // 從設備方向

endinterface

4. Clocking塊（時序同步）

時序控制：定義信號相對于時鐘的采樣和驅動時序，解決跨時鐘域同步問題。
interface axi_if;

? ? clocking cb @(posedge clk);

? ? ? ? default input #1step output #0;? // 輸入前一步采樣，輸出立即驅動

? ? ? ? input ready;

? ? ? ? output valid;

? ? endclocking

endinterface

5. 任務（Task）與函數（Function）

協議方法：封裝復位、初始化、數據傳輸等操作。
interface apb_if;

? ? task reset();

? ? ? ? valid = 0;

? ? ? ? data = 0;

? ? endtask

endinterface

6. 斷言（Assertion）與覆蓋率（Coverage）

協議檢查：嵌入SVA（SystemVerilog Assertions）驗證時序邏輯。
interface pcie_if;

? ? property req_ack;

? ? ? ? @(posedge clk) req |-> ##3 ack;

? ? endproperty

? ? assert property (req_ack);

endinterface

7. 虛接口（Virtual Interface）

動態綁定：在驗證環境中通過句柄動態連接物理接口，支持靈活配置。
class Driver;

? ? virtual bus_if vif;? // 虛接口句柄

? ? function new(virtual bus_if vif);

? ? ? ? this.vif = vif;

? ? endfunction

endclass

8. 過程塊與連續賦值

組合邏輯：可包含always塊、initial塊和連續賦值語句（assign）。
interface fifo_if;

? ? always @(posedge clk) begin

? ? ? ? if (reset) count <= 0;

? ? end

endinterface

9. 跨時鐘域邏輯

多時鐘支持：定義不同時鐘域的同步邏輯，如多時鐘接口。
interface cdc_if;

? ? clocking clk1_cb @(posedge clk1);

? ? ? ? input data;

? ? endclocking

? ? clocking clk2_cb @(posedge clk2);

? ? ? ? output data;

? ? endclocking

endinterface

10. 接口嵌套

層次化封裝：接口可實例化其他接口，構建復雜協議層次。
interface top_if;

? ? bus_if master_bus();

? ? bus_if slave_bus();

endinterface

設計限制

不可包含模塊實例：接口內不能例化模塊或原語（如module、gate）。

可綜合性與驗證：接口本身是可綜合的，但包含的驗證邏輯（如斷言、覆蓋率）通常僅用于仿真。

應用場景對比

功能

RTL設計驗證環境信號與參數聲明

????Modport方向約束

????Clocking時序同步

???斷言與覆蓋率

???虛接口動態綁定

???最佳實踐：在RTL設計中優先使用modport和參數化，而在驗證環境中結合clocking塊和虛接口實現協議同步與動態配置。