集成電路版圖與工藝課程設計之用CMOS實現Y=AB+C電路與版圖

1 緒論

1.1 設計背景

集成電路設計（Integrated circuit design, IC design），亦可稱之為超大規模集成電路設計（VLSI design），是指以集成電路、超大規模集成電路為目標的設計流程。集成電路設計涉及對電子器件（例如晶體管、電阻器、電容器等）、器件間互連線模型的建立。所有的器件和互連線都需安置在一塊半導體襯底材料之上，這些組件通過半導體器件制造工藝（例如光刻等）安置在單一的硅襯底上，從而形成電路。
近些年來，集成電路技術發展迅猛，促使半導體技術不斷地發展，半導體技術正在進入將整個系統整合在單一晶片上的時代。故對VLSI的版圖設計的要求也越來越高。Tanner軟件可提供完整的集成電路設計環境，幫助初學者進入VLSI設計領域。本設計采用Tanner Tools Pro 工具，對邏輯為Y=AB+C進行電路設計與仿真、版圖設計與仿真，在報告中給出電路圖、版圖與仿真結果。

1.2 設計目標

設計目標邏輯：Y=AB+C
用CMOS工藝設計邏輯為Y=AB+C的電路和版圖。因為CMOS是天然的反邏輯輸出，所以需要先設計出邏輯為/Y=/（AB+C）的電路，再將輸出接入一個CMOS反相器實現邏輯功能。
設計電路圖（Schematic）時，N網絡A與B串聯且與C并聯，P網絡A與B并聯且與C串聯，在N和P網絡的交界節點接入反相器后引出輸出Y。
設計版圖（Layout）時，在P型襯底（P-Sub）上進行制作，所以N-MOS管可以直接摻雜制作，而P-MOS管需要先制作一個N阱（N-Well），并在N阱里制作P-MOS管。整個設計比較簡單，僅僅使用單層金屬布線（Meteal）。
導出電路和版圖網表（spice）文件，用Tspice軟件進行仿真波形，分析電路和版圖是否設計正確性以及其性能如何。在LVS驗證中匹配電路原理圖和版圖邏輯和尺寸匹配性，完成整個設計過程。

2 Y=AB+C 的電路原理圖設計與仿真

2.1 電路原理圖設計

目標邏輯Y=AB+C,設計電路其功能為當C=1時，Y=1；當C=0而B和C不同時為1時，Y=0；當C=0，A和B都為1時，Y=1。
以上電路功能符合設計的目標邏輯Y=AB+C，所以此電路圖（Schematic）設計正確，下面給出其真值表，如下表所示：
在這里插入圖片描述
使用S-Edit軟件進行電路圖（Schematic）繪制，在Schematic Model下繪制電路圖（Schematic），首先從Symbol Browser中導出N-MOS管和P-MOS管，然后繪制InputPort和OutPort，最后通過Wire線進行連接，如下圖所示；

2.2 電路仿真

通過以上電路原理圖（Schematic）和符號圖的繪制，導出spice網表，用Tspice軟件進行仿真波形，分析電路是否設計正確性以及其性能如何。
仿真需要在spice網表中添加額外的命令來完成仿真，需要添加包含文件（Include file）、外加電壓（Constant Voltage source）、外加脈沖激勵（Pulse Voltage source）、波形追蹤（.tran）和打印波形（.print）命令。以下給出這些命令,如下表所示：
在這里插入圖片描述
插入命令含義
.include D:\Tanner\TSpice70\models\ml2_125.md 包含文件
vvdd Vdd Gnd 5 外加驅動
va A Gnd PULSE (0 5 5n 1n 1n 80n 160n)
vb B Gnd PULSE (0 5 5n 1n 1n 40n 80n)
vc C Gnd PULSE (0 5 5n 1n 1n 20n 40n) 脈沖激勵
.tran/op 1n 400n method=bdf
.print tran v(Y) v? v(B) v(A) 波形追蹤
下面給出電路原理圖的仿真波形結果圖，如下圖所示：
在這里插入圖片描述
輸入激勵以C的周期為基礎，B翻一倍，A翻兩倍，這樣做可以將所有情況遍歷出來，進而可以和真值表進行對比驗證其準確性。

3 Y=AB+C的版圖設計與仿真

3.1 版圖設計

首先需要先制作一個N阱（N-Well），并在N阱里制作P-MOS管，由于在P型襯底（P-Sub）上進行制作，所以N-MOS管可以直接摻雜制作。整個設計比較簡單，僅僅使用單層金屬布線（Meteal）即可實現。
首先導入設計規則（lights.ext）文件，繪制兩個有源區為PN網絡，再繪制柵極橫跨上下兩個有源區，然后依照電路原理圖合理分配源漏區，繪制有源區接觸孔（Active Contact）并連線，再繪制襯底區，使用P-Select和N-Select、N-Well遮罩有源區，最后繪制端口（Port），每一步進行DRC電氣規則檢查從而保證當前設計符合設計和生產規則。
下面給出版圖設計，如下圖所示：
在這里插入圖片描述
其中M1-M8管的寬和長（W和L），如下表所示：

3.2 DRC檢查

DRC檢查，即設計規則檢查，是在進行版圖設計中必要的一步，通過帶有可選參數的DRC檢查，可以保證設計尺寸和布局的準確性。
在進行DRC檢查之前需要導入設計規則MOSIS/ORBIT 2.0U SCNA Design Rules，在繪制過程中需要不斷進行檢查，若有錯誤可以及時的修改更正。下面給出本設計的DRC檢查結果，如下圖所示：
在這里插入圖片描述
經過檢查，本設計版圖符合設計規則，能夠用于生產。圖3.2圖中的DRC Error Navigator窗口為DRC檢查的內容，每一項都需要符合設計規則。

3.3 版圖仿真

在繪制完版圖后，可以導出spice網表，用Tspice軟件進行仿真波形，來分析版圖是否設計正確以及其性能如何。
導出spice網表需要在添加支持文件下進行，Import Mask Data選項下導入lights.ext文件。
仿真需要在spice網表中添加額外的命令來完成仿真，需要添加的命令如電路導出的spice網表一樣包括包含文件（Include file）、外加電壓（Constant Voltage source）、外加脈沖激勵（Pulse Voltage source）、波形追蹤（.tran）和打印波形（.print）命令。以下給出這些命令,如表所示：
在這里插入圖片描述
插入命令含義
.include D:\Tanner\TSpice70\models\ml2_125.md 包含文件
vvdd Vcc Gnd 5 外加電壓
va A Gnd PULSE (0 5 800n 1n 1n 800n 1600n)
vb B Gnd PULSE (0 5 400n 1n 1n 400n 800n)
vc C Gnd PULSE (0 5 200n 1n 1n 200n 400n) 脈沖激勵
.tran/op 1n 5000n method=bdf
.print tran v(A) v(B) v? v(y) 波形追蹤
在Tspice軟件中打開版圖中導出的spc網表文件，加入上述激勵命令，再進行波形的仿真，如圖所示：
在這里插入圖片描述
通過版圖仿真出來的波形，再結合之前生成的電路圖仿真的波形以及電路原理圖和真值表，能夠驗證版圖繪制過程中的正確性。因為輸入信號只有三個，所以可以將輸入激勵以C的周期為基礎，B增加一倍，A增加兩倍，這樣做的好處是能夠將所有的輸入情況進行遍歷，可以完整的檢驗設計邏輯的正確性。
由給出的激勵如va A Gnd PULSE (0 5 800n 1n 1n 800n 1600n)可知A輸入信號激勵初始為0電平，其峰值為5V，初始電平延時時間為800ns，電平上升和下降時間為1ns，峰值保持時間為800ns，周期為1600ns可知，該輸入信號頻率較低，從而保證輸出的波形十分規整，無明顯的毛刺現象。

4 版圖與電路圖驗證

將版圖和電路圖直接進行對比驗證，可以很直接的判斷設計的統一性，將原理設計和版圖設計統一為一個整體，同時，也可以檢查出單一設計中的一些問題，比如MOS的寬長比例是否一致，金屬孔類型是否正確等。
啟動LVS軟件，新建立一個項目（LVS setup）分別將版圖的spc網表和電路圖的sp網表文件導入進去，添加包含的文件命令：.include “D:\Tanner\TSpice70\models\ml2_125.md”。這里需要注意的是上述仿真添加的激勵命令需要注釋掉，否則會產生一些不必要的警告，如圖所示：在這里插入圖片描述

配置LVS對比的的設置，在Output選項卡里勾選Output file和Node and element list并分別添加之前仿真產生的文件，在Device Parameters里勾選R,C and L Elements中唯一的一項Resistance,capacitance and inductance value選項，以上圖4.1為LVS配置界面
下面給出LVS對比的結果，如圖所示：
在這里插入圖片描述
通過對比的結果可以看出，電路圖和版圖的各種參數保持一致，從而再次驗證了本次設計的正確性。

5 總結

通過這段時間的課程設計的學習，綜合運用所學的知識完成了設計任務。使我更深的的了解版圖工藝的藝術，并深入掌握仿真方法和工具Tanner、同時為以后從事本專業工作打下堅實的基礎。進一步熟悉設計中使用的主流工具，版圖設計屬于集成電路的后端設計，通過繪制電路版圖，發現了理論與現實有著很大的差別，特別是繪制版圖，需要很大的耐心和毅力。由邏輯表達式到電路原理圖繪制再到版圖的繪制，突破一個個問題然后是成功從設計到實現。
課程設計是一門很嚴謹的的課程，給了我很多專業知識，同時在一定程度上提高了我的專業技能，還教給我許多的道理。通過課程設計，我不僅學到了知識,而且從中領悟到了一些解決問題的方法，為以后的學習打下了堅實的基礎。

參考文獻

[1] 姜巖峰編著.現代集成電路版圖設計.北京:化學工業出版社,2010
[2] 尹飛飛編著.CMOS模擬集成電路版圖設計與驗證:基于Cadence Virtuoso與Mentor Calibre. 北京:電子工業出版社,2016
[3] 曾慶貴、姜玉稀編著.集成電路版圖設計教程.上海:上海科學技術出版社,2012

附錄一：電路原理圖網表

* SPICE netlist written by S-Edit Win32 7.03
* Written on Jun 17, 2019 at 20:44:53
* Waveform probing commands
.probe
.options probefilename="E:\tanner_pro\ABC13\dianlutu\Module2.dat"
+ probesdbfile="E:\tanner_pro\ABC13\dianlutu\demo2.sdb"
+ probetopmodule="Module0"* Main circuit: Module0
M1 N1 B N4 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u 
M2 N1 C Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u 
M3 N4 A Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u 
M4 Y N1 Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u 
M5 N1 A N8 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u
M6 N1 B N8 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u
M7 N8 C Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u
M8 Y N1 Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u
* End of main circuit: Module0
vvdd Vdd Gnd 5.tran/op 1n 400n method=bdf
.print tran v(A) v(B) v(C) v(Y)
.include "D:\tanner\TSpice70\models\ml2_125.md"
va A Gnd PULSE (0 5 5n 1n 1n 80n 160n)
vb B Gnd PULSE (0 5 5n 1n 1n 40n 80n)
vc C Gnd PULSE (0 5 5n 1n 1n 20n 40n)

附錄二：版圖網表

* Circuit Extracted by Tanner Research's L-Edit Version 9.00 / Extract Version 9.00 ;
* TDB File:  E:\tanner_pro\ABC13\bantu\layout2.tdb
* Cell:  Cell0	Version 1.27
* Extract Definition File:D:\Tanner\LEdit90\Samples\SPR\example1\lights.ext
* Extract Date and Time:  06/18/2019 - 13:15
* NODE NAME ALIASES
*       1 = Vcc (642,-1409)
*       3 = Gnd (648.5,-1469.5)
*       5 = y (682,-1441)
*       6 = A (615,-1459.5)
*       7 = C (640.5,-1460)
*       8 = B (628.5,-1460)
M9 y 2 Gnd Gnd NMOS L=2.5u W=10.5u 
M8 2 B 9 Gnd NMOS L=2.5u W=10.5u 
M7 Gnd C 2 Gnd NMOS L=2.5u W=10.5u 
M6 9 A Gnd Gnd NMOS L=2.5u W=10.5u 
M4 y 2 Vcc Vcc PMOS L=2.5u W=10.5u 
M3 4 B 2 Vcc PMOS L=2.5u W=10.5u 
M2 Vcc C 4 Vcc PMOS L=2.5u W=10.5u 
M1 2 A 4 Vcc PMOS L=2.5u W=10.5u * Total Nodes: 9
* Total Elements: 8
* Total Number of Shorted Elements not written to SPICE file: 1
* Extract Elapsed Time: 0 seconds
.END
vvdd Vcc Gnd 5
.tran/op 1n 5000n method=bdf
.print tran v(A) v(B) v(C) v(y)
.include "D:\Tanner\TSpice70\models\ml2_125.md"
va A Gnd PULSE (0 5 800n 1n 1n 800n 1600n)
vb B Gnd PULSE (0 5 400n 1n 1n 400n 800n)
vc C Gnd PULSE (0 5 200n 1n 1n 200n 400n)