重點1：05.1

1. 設計思想
   
   設計思想至關重要，這決定了你能不能自己根據ISA設計出來CPU架構，而不是只是抄別人的，也決定你能不能完成自己的設計更優化的架構。

2. 描述方式約定
   

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數據通路 ≠ Verilog代碼

我們構建的數據通路，是根據各種分析得到的，但是不代表Verilog要這么寫，Verilog構建的模塊應該更加獨立化、集成化、簡潔化。

比如，各種多路選擇器，完全可以集成到一些器件中，否則太亂了！。

又例如中心控制器，輸入信號足足12位，負擔太大，因此將ALUOp和func單獨拆出來，形成ALU控制器，也就是分級控制，另外，還有未來流水線，在ID階段解決控制冒險，或許可以拆解出一個單獨的跳轉控制器？