將Target simulator設為Modelsim Simulator。

?在下方的Compilation欄中，點擊Verilog options右側的…按鈕，添加D:/Program_Files/ModelSim_2020.4/verilog_src/uvm-1.1d/src作為Verilog Include Files Search Paths，如下圖所示。注意，D:/Program_Files/ModelSim_2020.4是我的Modelsim安裝地址，Modelsim安裝目錄下就有對應的UVM庫，這里選擇verilog_src/uvm-1.1d/src。

?在modelsim.compile.vlog.more_options中，輸入D:/Program_Files/ModelSim_2020.4/verilog_src/uvm-1.1d/src/uvm_pkg.sv。同樣，D:/Program_Files/ModelSim_2020.4是我的Modelsim安裝地址，Modelsim安裝目錄下就有verilog_src/uvm-1.1d/src/uvm_pkg.sv。

將Compilation欄切換為Simulation，在下方的modelsim.simulate.vsim.more_options中，輸入-sv_lib D:/Program_Files/ModelSim_2020.4/uvm-1.1d/win64/uvm_dpi。，如下圖所示。

在左上角Sources窗口中添加對應的設計文件和仿真文件，這里設計文件是dut.sv，仿真文件是top_tb.sv。

點擊左側Flow Navigator-->SIMULATION-->Run Simulation-->Run Behavior Simulation，運行行為級仿真。

在Modelsim的Transcript窗口中，可以看到相應輸出，當然也可以查看信號波形，如下圖所示。