基于Verilog的神經網絡加速器設計

本設計實現了一個高效的神經網絡加速器,專注于卷積神經網絡(CNN)的核心計算功能。該設計具有以下創新點:

  • 并行處理架構:同時處理多個卷積窗口,提高計算吞吐量
  • 動態權重加載:支持運行時更新卷積核權重
  • 流水線優化:卷積、激活、池化三級流水線設計
  • 可配置參數:支持不同尺寸的輸入特征圖和卷積核

系統架構

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