高速串行差分信號仿真分析及技術發展挑戰續

7.3 3.125Gbps 差分串行信號設計實例仿真分析

7.3.1 設計用例說明

介紹完 Cadence 系統本身所具有的高速差分信號的仿真分析功能之后，我們以一個實例來說明 3.125Gbps 以下的高速差分系統的仿真分析方法。

在網上下載的設計文件“Booksi_Demo_Allegro160_Finished.brd”中，雖然也有 3.125Gbps 的差分信號，但是這個信號的邏輯和使用用途比較特殊，也比較復雜，不適合作為清晰的設計實例給讀者講解。為了能夠使讀者能夠，準確地了解和掌握高速差分信號的仿真分析方法，需要一個具有普遍代表性的設計實例，而信號邏輯又不能過于復雜。為此，作者選用了一個由第三方芯片制造公司提供的設計實例。

這個設計實例是由 Xilinx 公司所提供的，基于 Xilinx 的 FPGA 產品中 RocketIO 技術的仿真分析套件，Xilinx MGT Kit。這個仿真分析套件可以在 Xilinx 的網站上下載，地址如下：

http://www.xilinx.com/products/design_resources/signal_integrity/resource/si_simulation.htm但是下載前需要用戶注冊，并遵守一定的許可協議。作者下載了這個 Design Kit，在不違反許可協議的前提下，以其中一個例子作為高速差分信號的設計說明。所以，為安全起見，希望讀者自行下載此設計套件，作者提供的網上下載的資料中將不直接提供。

下載并展開這個設計套件后，我們以“XilinxMGTKitSimulationExample.Simulation”這個目錄下的例子作為起點，來說明在我們自己的工作中，如何靈活使用這個工具套件解決問題并使設計過程流暢而清晰。在這個設計套件中，還有幾個其他的實例，比如 Backplane_Example 和 Chip-To-Chip_Example。作為高速差分信號設計分析而言，Example_Simulation 這里例子更具有實際的指導意義。熟悉了這個例子之后，讀者也可以去學習其他的例子，以更好地理解高速差分系統的設計方法。

另外需要說明的是，這個套件需要的是 Hspice 仿真器，所以如果讀者是按照本書的節奏同步進行操作的話，需要安裝并調試好 Hspice 仿真軟件，版本為 2004 以后的即可。

注：在 Cadence 軟件安裝完成之后，在路徑“Cadence\SPB_16.2\share\pcb\channelanalysis\sim\toolkit”中有一個 Cadence 提供的通道分析例子，讀者有興趣的話，可以按照這個例子里所講的步驟進行練習和學習。

7.3.2 設計用例解析

在使用這個實例之前，我們先來了解一下這個例子。

在 SigXP 中打開所有的實例，它的拓撲結構如圖 7-15 所示。

?這個例子結構中包含了設計一個高速差分信號通路的所有元素。

? 一個 Xilinx 的 Rocket IO Driver，RocketTx；

? 一個 Xilinx 的 Rocket IO Receiver，RocketRx；

? 三段耦合傳輸線模型，Fanout、Stripline 和 CardTrace；

? 一個耦合過孔，Coupled_Via；

? 一個連接器，Connector；

? 一段用于加入 Jitter 的非耦合傳輸線，Skew；

? 一個非耦合過孔，Via_4RTN。

因此基于這個例子所提供的模板，經過適當的修改，讀者可以方便地用于自已設計的仿真結構中，或者直接用讀者自己設計文件中的抽取拓撲結構來代替這個例子中的結構進行仿真。

考察完拓撲結構之后，我們再來仔細看一下 Rocket IO 的驅動器模型。選擇“Analyze→Libraries...→Browse Models”命令以文本方式打開 RocketTX 模型文件，找到如下的內容位置，如表 7-2 所示。這里描述了一個 RocketTX 的子電路，而在這個子電路中，最核心的是調用了一個名為“B_DIFF2”的子電路，這個子電路位于“Referenced_Files”目錄中。它是一個加密的 Hspice 模型文件。對于該子電路的引用，是通過 Hspice 仿真選項中的參數設定的。

?在上述內容的下面，緊跟著的是該模型的參數描述，如表格 7-3 所示內容。首先是驅動信號強度的參數，AMPI0、AMPI1、AMPI2，按照文件中的描述，不難理解這些參數的設置方法。在模型強度后面是預加重參數的描述 EMP<0>和 EMP<1>。看到這里，讀者應該了解該模型的使用方法了。

7.3.3 設計用例的使用?

在了解了模型的拓撲結構和模型文件的參數設計方法后，就可以按照自己的需求進行仿真了。但是，還需要對仿真器進行相應的設置，以便能夠調用正確的仿真器，并給仿真器輸入適當的參數，以便仿真分析器能夠識別所使用的器件模型和進行模型參數設置。?前面說過，這個設計例子需要 Hspice 仿真器，因此需要在 SigXP 中將仿真器改成 Hspice。這個設置是通過選擇菜單中的 “Analyze→Preferences...” 命令，然后再選擇 “Simulation parameters” 命令打開如圖 7-16 所示的界面。

?在這個仿真參數界面中，用戶需要將仿真器改成 Hspice，并且設置仿真長度 Fixed Duration、波形精度 Waveform Resolution 及仿真頻率范圍 Default Cutoff Frequency 等參數。除了這些參數外，還有一個設置需要注意。因為我們選擇了 Hspice 作為仿真器，那么還需要對 Hspice 的運行環境進行設置，單擊圖 7-17 中的“Simulator Preferences”按鈕，設置 Hspice 的仿真環境和參數，將打開如圖 7-17 所示的設置界面。

?在這個界面中，Hspice Command 是設置 Hspice 的啟動選項，這個一般不需要改。需要注意的是，單擊“Set Hspice Options...”按鈕打開的界面中，需要如表 7-4 所示的設置，這些是這個仿真實例中運行 Hspice 所需要的仿真參數。由于在這個實例中已經設置好這些參數，讀者無須改動，但是讀者應該了解在 SigXP 中使用 Hspice 仿真器所需要做的一些設置工作。因為幾乎所有的高速信號仿真器都會使用 Hspice 作為仿真引擎，這就迫使讀者不得不要了解 Hspice 的使用方法，甚至可能拋開 SigXP，直接使用 Hspice 作為高速設計分析的工具。
通過上面的講述，相信讀者已經能夠根據自己的設計要求，在這個實例的基礎上進行仿真分析了。在使用過程中，還有一點需要讀者注意，由于通道分析的功能非常豐富，讀者可以設置多種仿真參數，如仿真比特長度、仿真碼型、抖動、頻偏、占空比失真及串擾等。這使得 SI 工程師能夠充分進行各種條件下信道特性的仿真，但是由于通道分析并不包含驅動器和接收器的特性，因此，一般的工作流程是，首先在通道分析中獲得一些參數，并需要在確切的驅動和接收器模型下再次仿真以進行驗證，以確定這些參數的可信度。圖 7-18 是作者使用這個例子，按照類似的參數進行通道分析和加入模型后兩種仿真分析的結果對比。

?7.4 高速串行信號設計挑戰

幾年前，數據吞吐率在 3.125 Gbps 的通信系統背板只是停留在少數頂尖通信設備商預研階段的概念，2.5 Gbps 的 PCI-Express G1 協議也只是售價昂貴的高端通信產品才具備的內部互連總線。而如今，速率高達 5.0 Gbps 的 PCI-Express G2 已是顯卡的標準配置，傳輸能力達 6.25 Gbps 的高速背板已經非常普遍的應用在通信設備上，單對線吞吐率高達 12 Gbps 的串行總線也即將變為現實。

目前，大多數的系統背板中采用的是 3.125 Gbps 或者 6.25 Gbps 的串行鏈路進行數據交換。隨著差分信號技術會繼續向驅動高達 10 Gbps 及以上單線數據的傳輸方向發展，迫使設備供應商們不斷提供高性能的系統設備。然而信號速率的大幅度提升帶來的設計成本和風險也越來越突出，設備供應商們不得不在高性能產出和高成本投入的巨大壓力之間尋求平衡。也正是因為具有這樣的現實，才使得我們高速設計工程師和 SI 工程師有了繼續生存的空間。然而只有緊跟技術發展趨勢，掌握高速系統設計技能并不斷得到提高，才能夠在這個空間中生存，在日新月異的技術發展潮流中立于不敗之地。

如果說 33MHz 的 PCI 總線的出現是并行總線設計的分水嶺，那么在作者看來，5 Gbps 以上的系統設計就是高速差分信號設計的分水嶺。很多具有豐富的 2.5 Gbps 和 3.125 Gbps 設計經驗的工程師，在設計第一個 5 Gbps 以上的系統時候都有同樣的感覺，那就是原來的設計經驗和規則好像不適用了，按照原來的經驗和規則設計出的 5 Gbps 系統完全不能工作，而且找不到任何原因。確實，隨著差分信號的速率達到 5 Gbps 以上，信號的完整性更加難以控制，信道衰減、反射、碼間干擾，以及相鄰信號的耦合串擾等都是高速系統所面臨的挑戰。

然而，任何現象發生的背后都有它的本質，正如本書中闡述信號完整性的方法學中所講到的，在眾多的信號完整性問題中，處理好單個信號的完整性問題是解決其他一切問題的出發點，因此在本書中，作者結合自己的實際工作經驗來談談如何處理 5 Gbps 以上的高速信號完整性設計中所遇到的問題。由于目前各個 IC 廠家及設備商對于 5 Gbps 以上的芯片和系統設計都是嚴格保密的，因此本書的內容沒有辦法用實例的方式給讀者展示，但是單純從對信號完整性原理和高頻信號傳輸理論的討論中，我們還是能夠得到一些實用的方法指導。

在高于 5 Gbps 的信號完整性設計中，PCB 工程師和 SI 工程師所面臨的挑戰主要有以下幾個方面。

? 有損傳輸線和 PCB 材料的選擇；

? 高速差分線的布線和匹配設計；

? 高速差分線的過孔設計；

? 高速差分線間的串擾分析；

? 高速差分信號的加重和均衡技術。

根據作者的經驗，對于高速設計來講，這些挑戰中每一項都是關鍵任務，沒有哪個因素比其他因素更具有特殊性和更高的優先級。因此，在實際工作中，要對這些問題逐一解決，而且在處理其中某個環節時，不能破壞其他設計因素已經具有的信號完整性。

下面，我們逐一對這些設計挑戰進行分析，探討在 5 Gbps 以上的高速信號設計過程中應如何合理處理這些問題，以保證系統安全穩定地工作。

7.4.1 有損傳輸線和 PCB 材料的選擇

我們知道，在當前的 PCB 技術下，傳輸介質中的損耗主要來自兩個方面，一個是介電損耗，一個是金屬導體損耗。其中，介電損耗是由 PCB 板材的電介質損耗所引起的，且隨頻率線性增加。在較高頻率下，介電損耗便成為一個較嚴重的問題。同時，隨著頻率的增加，趨膚效應也變得更加明顯，大部分電流將集中于外層導體上，由趨膚效應所引起的損耗與頻率的平方根、走線的寬度和高度成正比。

因此在低頻下我們認為的“無損”傳輸線，在高頻下就成為了有損傳輸線。這些損耗不僅降低信號的幅度而且還減慢信號的邊緣速度，進而造成信號發散及抖動容限較差。如圖 7-19 所示是普通 FR4 材料的 PCB 板材隨信號頻率的增加，不同長度走線的損耗情況。從圖中可以看到，信號頻率高于 5Gbps 后，損耗將是 3Gbps 的兩倍。

?對于這個設計中的不利因素，作為 PCB 設計工程師和 SI 工程師有解決辦法么？或者說可以選擇新的設計材料么？很遺憾，答案是沒有！盡管我們知道目前有一些特殊的 PCB 基材，如鋁質和陶瓷基材，但是由于其昂貴的價格，限制了其使用范圍。而且目前大部分的設備供應商出于保護現有生產工藝流程和生產設備投資的目的下，仍然在很長的時間內采用 FR4 材料。

因此，對于 PCB 和 SI 工程師而言，想通過改換設計材料解決高速設計問題在近期內幾乎是不可能的。我們還不得不繼續使用 FR4 作為設計的主材料，在認清并忍受高頻信號帶來的損耗現狀的情況下，去尋找其他的解決途徑。

7.4.2 高頻差分信號的布線和匹配設計

大于 5 Gbps 的高速差分信號對于擾和抖動等都很敏感，因此在設計高速差分信號線布線時，應盡量選用性能良好的微帶線和帶狀線，在整個信號通路上保持一致的阻抗特性。對差分信號線進行布線之前，必須定義好疊層結構，并使用仿真軟件，甚至電磁場仿真軟件對布線結構進行仿真確認，以保證嚴格的阻抗控制。

由于傳輸的差分信號頻率很高，兩根差分信號線必須在長度上盡量匹配，長度失配會產生共模噪聲和輻射，嚴重的失配會產生抖動（Jitter）和不可預知的時序問題。以 6.25 Gbps 差分信號來講，其碼元時間長度僅為 160ps，而 FR4 PCB 線路中微帶線上的信號大概以每英寸 180ps 的速度傳送，因此 50mil 的布線差別就會導致大約 9ps 的時序偏移，因此原來在低頻差分布線中可以接受的 50mil 非耦合長度，在高于 5 Gbps 的設計中就會帶來時序問題。保持嚴格的長度匹配，是高速差分布線的首要任務。如圖 7-20 所示，上圖是在低頻的差分布線中可以接受的情況，但是對于高頻的差分信號布線，則必須采用下圖的布線結構。

?除保持長度耦合控制之外，在對高速差分信號進行布線時尤其要注意所有的信號線路都必須有一個完整的參考面。在低頻的差分線布線中，有時還可以使差分線對跨越被分割的參考平面，或者通過過孔轉移到其他的參考平面。允許這樣做的原因是差分線對中的電磁波能量大部分被控制在耦合的差分線對之間，參考平面的轉換對其性能影響不大。而在高于 5 Gbps 的信號中，高頻的輻射損耗本身就比較嚴重，那么就不能再按照低頻差分線的布線方式來處理，在整個高頻差分線的布線路徑中，必須要嚴格保持完整并且一致的參考平面。如果串行線路必須換層，或者在連接接插件附近，就必須注意應當保證有一個完整的電流回路路徑。具體做法是，在兩個參考平面間跨接一個 0.01μF 的電容，并且使其靠近信號換層處的過孔或者連接器管腳處。有興趣的讀者可以使用電磁場仿真軟件，研究高速差分信號的回流路徑來理解這個問題。

在高速差分信號布線中還必須解決終端阻抗匹配問題。具體采用什么樣的匹配機制，需要詳細理解驅動器和接收器的設計要求。對于各種匹配機制的原理和作用，請讀者參考本書中 3.3 節內容。

7.4.3 過孔的 Stub 效應

在高速串行信號中，隨著速率的不斷提高，由于過孔的影響而引起信號的延遲和畸變越來越不能忽視。有研究證明，同樣的一個過孔，由于使用方式的不同而產生的 Stub 效應，對信號的影響差別很大。如圖 7-21 所示的兩種方式中，當過孔的布線結構沒有全部使用過孔的垂直高度時，未使用的部分就會為高速信號帶來 Stub 效應。由于 Stub 效應帶來的抖動可能會在幾個 ps 到幾十個 ps 之間，前面已經計算過，對于 6.25 Gbps 的差分信號，其碼元長度為 160ps，因此幾十個 ps 的抖動對 6.25 Gbps 的信號是完全不能接受的。為此，有些高性能的系統板中要求使用盲孔或者埋孔來實現高速差分信號的互連，但是隨之而來的還是設計和生產成本問題。另外一個解決辦法就是使用 BackDrill 技術，如圖 7-22 所示，在生產過程中，把過孔中沒有被信號通路所用的部分去除掉。不管怎樣，這些處理方法都無疑增加了成本，所以在設計過程中，充分利用過孔的總長度是減小 Stub 效應的最好方式。

7.4.4 連接器信號分布

高速差分串行技術已經廣泛用于芯片、模塊及系統之間的互連設計，除了芯片之間的互連，在這些設計中，不可避免地要用到連接器，尤其對于高速通信系統中背板的設計，大量高密度的連接器是進行系統互連的普遍方式。對于 5 Gbps 以上的高速差分信號，無論是研究結果，還是實際設計項目都已經證明，高密度的連接器及背板走線引起的串擾是信號噪聲的主要來源。而這一點很多設備供應商還沒有意識到由于連接器使用不當而造成的嚴重后果。

在如圖 7-23 所示的一個高密度連接器信號分布圖中，左圖中信號和隔離地的數量比例為 2：1；差分信號對橫向分布，右圖中信號和隔離地的數量比例為 1：1，差分信號對斜向對角分布。圖中畫圈的部分就是一對差分信號，這個圖只是高密度連接器上信號分布的一部分。

?對于圖 7-23 這樣的同一個連接器上兩種信號分布方式，我們選擇相鄰的兩對差分信號做一下仿真來對比其串擾噪聲的結果。仿真結果如圖 7-24 所示，從圖中可以看到串擾強度有明顯的差別。在 6 Gbps 附近 2：1 的 S/P 分布中，串擾強度為-18dB，在 1：1 的 S/P 分布中，串擾強度為-30dB。12dB 意味著 4 倍的強度差異，由此可以看出，高密度連接器上的信號分布方式對信號完整性有非常大的影響。

?高密度連接器的信號分布原則同樣也可以應用到芯片的管腳分布設計中，如果讀者細心的話，可以看到在具有高速差分通信功能的芯片中，I/O 管腳分布并不是隨意的，具有一定的規律，都是經過廠商的仿真驗證，對相互的串擾進行優化設計的結果。因此，在高速背板設計中，仔細研究并定義信號分布模式也是非常重要的設計環節。

7.4.5 預加重和均衡

在本章 7.2.3 節的內容中，我們講述了通道特性衰減特性和預加重技術的使用。然而，讀者必須清楚的是，預加重只是在發送端對發送數據的電平進行了預處理，通俗一點說就是在時域對信號的高頻分量進行了加強，在某種程度上抵消了信道的衰減。而這種高頻分量在使用時域的預加重技術時，并沒有仔細考慮信道的傳輸特性，僅僅是通過信道的碼流跟蹤分析，從有限的幾個加重級別中，選擇一個看起來能夠讓接受端的信號眼圖效果比較好的那個預加重設置。因此，可以說預加重技術的使用方法比較直接，也比較盲目，它并沒有考慮信道除衰減之外的其他頻率特性，比如碼間干擾和相速度等問題。那么，在參考模擬通信系統中，對信道特性進行補償的均衡技術，在高速差分信號系統中，我們同樣可以在接收端使用類似的對信道特性進行補償的均衡技術。

為了讓讀者能夠更加清楚地了解均衡器的使用方法，參照圖 7-25 我們來介紹一下均衡器的原理。

?在圖中我們可以看到，以信號分析的觀點，從頻域看整個高速差分信號系統的組成結構，包含如下模塊。

? 發送器發出的信號：VTx(f)；

? 信道的頻響特性：S21(f)；

? 接收均衡器頻響特性：HEq(f)；

? 接收器收到的信號：VRx(f)。

按照信號系統的理論，應該有：VRx(f)=VTx(f)·S21(f)·HEq(f)(7.7)

而如果我們經過仔細設計均衡器的特性，使得：HEq(f)=S21^{-1}(f)(7.8)

那么公式(7.7)就可以簡化成：

VRx(f)=VTx(f)·S21(f)·S21^{-1}(f)=VTx(f)

也就是說，如果均衡器能夠完全補償信道的各項頻率特性，那么在接收端就可以完全復制發送端的信號波形，這就是均衡器的原理。但實際上由于設計技術及成本等因素，使得均衡器的設計并不是那么完美，能夠完全補償信道的損失。實際設計中通常只能保證在某個頻段內達到比較理想的效果。如圖 7-26 所示，系統總的頻響曲線只能保證部分的線性工作區間。

通過以上的分析，我們知道，均衡器的設計依據是信道的頻響特性S21(f)，也就是 S 參數。如何去設計均衡器不是本書所關心的內容，但是作為 SI 工程師和高速電路設計工程師，應該有能力根據高速差分系統的設計環境，獲得并分析信道 S 參數，然后根據信道特性，對接收均衡器進行適當的設置，以改善整個高速差分系統的性能。因此，掌握均衡器的原理和使用方法，以及對 S 參數的解讀是設計 5 Gbps 以上高速差分系統所必備的技能。

事實上，目前很多高速差分收發器的設計廠家都已經在產品中實現了均衡器功能，例如 Xilinx、Altera 和 IBM 等。接收均衡器可以有效地補償高頻信道的失真，增強信號完整性，放寬布線長度的限制。這些信號調節技術延長了標準 FR4 材料的壽命，能支持更高的數據率。由于 FR4 材料中的信號衰減，當系統以 6.25 Gbps 的速率工作時，在沒有預加重和均衡技術的輔助下，允許的布線長度被限制在幾英寸范圍內，而有效的預加重和均衡功能可以將之延長到 40 多英寸，包括帶有多個連接器的通信背板。所以用戶在設計自己的高速差分系統時，必須提取信道 S 參數，并結合廠商提供的均衡器性能進行評估，以確定所選器件是否能滿足要求。

在本書中，還有一點需要說明，在很多場合我們還會經常看到“去加重”這個名詞。請讀者特別注意，這個去加重和均衡完全是兩個概念。有很多人從字面去理解，既然發送端有個預加重，那么去加重就應該是接收端的均衡器，這么理解完全錯了！事實上，去加重和預加重是實現信號高頻分量增強的兩種不同方法，只是人們看事情的角度不同，所以出現了兩個名詞。就像人們談論的去耦電容和旁路電容這兩個概念一樣。參照圖 7-13 預加重信號波形所示，相對于基 1 或者基 0 比特串中后續的比特位（即非連串中的第一個比特位），那么加重技術就成為預加重，因為它是對第一個比特位的電平增強，而相對于連 1 或者連 0 比特串中的第一個比特位（被電平增強的比特位），后續的其他比特位就是被去加重的比特位。因此，預加重和去加重僅僅是對高頻分量進行加重的比特位參考點不同而已，但是，千萬不要把去加重等同于均衡技術。

7.4.6 阻抗，還是阻抗

在前面的幾個小節中，我們就高速差分信號系統的一些具體設計技術進行了討論和學習。這些設計技術在低頻電路中，甚至在小于 3.125 Gbps 的差分系統設計中有時會被忽略掉，然而在高于 5 Gbps 的系統中，任何一點失誤都可能導致整個設計的失敗，因此有人說(Howard W.Johnson 在寫給一個工程師的信里提到)：“在 5 Gbps 以上的系統設計中，再怎么仔細都不過分！……要想盡一切辦法保證整個信號路徑上的阻抗連續性。”雖然以上這些技術都是為優化信號傳輸性能所采取的有效措施，但是作為 SI 工程師，我們不能忘記一個根本原則，那就是只有做好信號本身的完整性，然后才可以去關心其他的干擾因素。因此，本節就信號本身的阻抗連續性設計技術進行一些說明。

做過差分信號設計的工程師都清楚，大部分的高速差分信號，為了系統間互連的需求，都要通過 AC 耦合電容來建立傳輸路徑，如圖 7-27 所示，在驅動器和接收器之間建立的是交流耦合路徑。

?圖 7-27 的差分電路結構非常簡單，以至于很多工程師在做高速差分信號設計時根本沒有考慮到這樣簡單的傳輸路徑還會存在阻抗不連續的問題。事實上，在圖 7-27 中，對于傳輸線的阻抗控制大家都已經很熟悉了，但是請不要忽略，整個傳輸路徑包含耦合電容。隨著信號頻率的升高，由于電容體本身帶來的阻抗不連續也成為一個需要關注的問題。根據 Simberian Inc 公司的研究表明，在一個 0402 封裝的 AC 耦合電容中，由于電容的阻抗不連續性而帶來的反射損耗，在 5 GHz 頻率下可達-20dB。如圖 7-28 中間的曲線所示，此結果參考于 Simberian 公司的技術文檔。

?然而在高速差分電路設計中，耦合電容是必不可少的，那么如何解決由耦合電容帶來的阻抗不連續問題。我們先來思考一下，電容造成阻抗不連續性的問題來自哪里？參考圖 7-28 左面的電路結構，從信號的通路可知，當信號從驅動器發出后，將沿著傳輸線向前傳輸，在這個過程中，如果傳輸線的參數控制得好的話，不會出現阻抗不連續問題。只有當信號傳輸到電容時，需要從電容體上通過，那么電容作為導體，它和傳輸線使用的是同一個參考平面，可是電容的面積（或者說電容體寬度）通常要比傳輸線大得多，如果傳輸線寬度是 6mil 的話，那么 0402 封裝的電容體寬度為 20mil 左右，加上焊盤的長度可達 60mil。這樣，在電容體周圍，電容和參考平面間就形成了一個比較大的傳輸線，從而形成了容性低阻抗的特性，這就是電容體引入的阻抗不連續性的根本原因。理解了這個原因，那么我們就可以采取相應的措施來改善電容周圍的阻抗特性。通常的做法是，挖空電容體下面的參考平面，減小電容體和參考平面之間的容性耦合。經過這樣的處理之后，我們再看圖 7-28 中最下面的反射損耗曲線，這時可以發現，反射損耗減低到-50dB。這說明對耦合電容的參考平面進行挖空處理，是改善電容傳輸阻抗的有效方法。同樣的道理，采用小封裝尺寸的電容，也是有效解決此類問題的通用途徑。

除此之外，對于高速差分信號所經歷的路徑上的所有元素，都要考慮其阻抗特性。例如，我們通常也使用 SMA 連接器作為高速差分信號的輸入和輸出接口，那么對于 SMA 連接器也存在于整個信號通路上，從阻抗連續性的觀點考慮，也必須對 SMA 的阻抗特性加以研究和優化。通常的做法是，在 SMA 連接器的周圍打幾個連接參考平面的過孔，使得信號從板接近于傳輸線的阻抗，從而保證阻抗連續性。過孔的具體尺寸和分布需要通過使用仿真軟件進行確定。

總之，對于高于 5 Gbps 的高速差分信號系統的設計，“再怎么仔細都不過分！”。但是面對各種各樣需要考慮和解決的設計問題，還是要依據我們做信號完整性的根本原則，那就是“先做好單個信號自身的完整性問題，然后再去考慮串擾、電源等其他問題”。這個道理說起來簡單，但還需要讀者經過實踐的鍛煉把它作為固定的思維習慣和工作方法。

7.4.7 6 Gbps，12 Gbps！然后

至此，在前面的幾章中，我們介紹了通用高速電路設計的方法和原則，以及如何完成一個具體的設計。在本章中的前半部分，我們又介紹了在高于 5 Gbps 的高速差分系統設計中，應該注意的一些問題。正如我們所看到的，不到五年的時間，差分信號速率從 3.125Gbps 發展到現在的 6.25Gbps，在兩年的時間中，又有少數尖端設備廠商已經開始了 12 Gbps 系統的設計和研究。發展的需求加上利益的驅使，必然使信號速度越來越快。12 Gbps 不再是夢想，20 Gbps 也不會是神話！Intel 和 IBM 都在積極研究硅光技術，就是在硅片中產生光信號，用光信號傳輸取代目前的電傳輸模式，目前已經取得了一些進展，一旦這個技術普及應用，由于芯片本身的信號吞吐能力急劇膨脹，必然使得 PCB 板級，系統級的互連數據速率跟著提升。

從技術發展和市場需求兩個角度看，基于 5 Gbps 和 6 Gbps 技術的系統設計和需求還會保持相當長的一段時間。面向路由器、以太網交換機及存儲系統的供應商們正面臨眾多挑戰，他們還必須保護其客戶在原有機房、設備上的投資，同時還必須采用新的技術來支持更高的性能及提供更新服務。因此作為 PCB 設計工程師和 SI 工程師，我們應該充滿信心，在發揮現有技術的同時，充分利用這段時間，學習和掌握新的設計技術和方法，以適應即將到來的新技術的挑戰。學習不僅應對新技術理論進行學習，作為工程師，更重要的是在實踐中學習，在不斷的實踐中總結和積累經驗。

7.5 5Gbps 以上的高速差分串行信號仿真和 IBIS-AMI 模型

7.5.1 5 Gbps 以上的高速差分串行信號仿真

正如上一節的內容所講，隨著串行信號的速率不斷提升，不論是器件廠商還是系統設計者，都要面臨高速差分信號設計所帶來的設計挑戰。

從系統設計工程師的角度講，在實現 5 Gbps 以上的差分系統設計過程中，應該更加小心地對待設計過程中的每一個細節，在任何一點設計失誤和疏忽對于 5 Gbps 以上的差分系統性能來說都是不能允許的。雖然在上一節中，我們介紹了很多實用可行的設計方法和技巧，然而這些方法技巧的實施是和設計者的能力密切相關的，在實施的過程中，會隨著具體的情況發生變化，系統的性能得不到一致性的保證。因此我們更需要的是，一種一致性的設計保證，而這種一致性的設計保障只能來自于精確的仿真技術。

同樣，對于器件廠商而言，雖然有能力不斷推出更高速度的差分行芯片，也采用了一些先進的信號處理技術，比如加重和信道均衡技術，來優化高速差分信號的傳輸和接收質量，然而這些技術的使用也在實踐中隨具體應用環境的不同而采用了不同的策略。因此，作為器件廠商而言，為了讓設計者能夠結合實際的設計環境，正確使用這些信號處理技術，也應該提供相應的器件模型，使得設計者能夠進行完整的高速差分信號仿真。

雖然在前面的章節中，我們也介紹了一些器件廠商通過提供 Design Kit 的方式來幫助系統設計者面對高速串行系統的設計挑戰。然而，在 5 Gbps 以上的高速差分系統設計中，傳統的仿真方式和方法已經不能滿足要求。具體表現在以下幾個方面。

? 通常，器件廠商以加重的 SPICE 模型方式來提供仿真模型。但是，隨著差分信號速率的大幅度提高，需要仿真的數據量也成倍增加，這種加重 SPICE 模型的仿真速度會很慢。甚至在一個大的（多通道）高速差分系統設計中的仿真時間不可接受。

? 差分信號速率的提高，使得信道特性變得更加復雜。對信號傳輸質量的優化，也不僅僅是幾個（預）加重參數和簡單的均衡就能達到要求的。對于高速差分信道，要依據每個信道的頻率特性，調整相應的加重和均衡參數，對每一個信道進行單獨優化，這就需要對仿真模型本身有精確的參數控制。而目前，幾乎所有廠商的高速串行器件，其加重和均衡的參數設置都比較復雜，有時需要經過幾次的仿真實驗，才能夠得到一組比較可靠的參數設置，這也是加密的 SPICE 模型所不能做到的。

? 目前，各器件廠商所提供的 Design Kit，都是基于自己的產品所做的仿真環境。而作為系統用戶，有權利選擇來自不同廠商的驅動芯片和接收芯片，但是這在仿真時會遇到一定的麻煩，來自不同廠商提供的 Design Kit 有時不能很好地結合在一起工作。

? 參照圖 7-29 所示，對于 Gbps 以上的串行差分通信系統，其系統性能不僅取決于信道特性，而且和驅動器及接收器所采用的信號處理方法密切相關。因此，對 Gbps 以上的串行差分性能分析，應該包括信道特性及經過兩端的信號處理算法之后的信號質量。也就是說，此時我們關心的是從驅動芯片的內部鎖存器輸出的信號到達接收器的數據鎖存器，整個路徑上的信號質量。而傳統的仿真工具提供給我們的只是達到接收器芯片管腳處的信號質量，這對評估高速串行差分信號的質量顯然是不合適的。

7.5.2 IBIS-AMI 模型

正是由于傳統的仿真方法，在面對高速串行差分信號時存在以上的缺點，因此需要開發一種新的模型，這種模型不僅要繼承傳統仿真模型的優點，也要能夠適應高速串行差分系統的仿真需求，具體說明如下。

? 適合高速信號仿真，仿真數據量大、計算速度快；

? 可控性好，由于高速串行信號的仿真比較復雜，因此要求仿真模型能夠為用戶提供方便的參數控制接口，以適應不同環境的設計要求；

? 通用性好，不同器件廠商提供的仿真模型能夠按照統一的標準，在統一的環境下進行聯合仿真，并且不同廠商的仿真模型能夠被不同的仿真器使用；

? 為了保護器件廠商的知識產權，仿真模型的保密封裝性要好，不能泄露器件的內部技術信息，這一點和傳統的加密 SPICE 模型的要求是一致的。

基于這些要求，由一些 EDA、半導體和系統廠商聯合開發了一種名為 IBIS 算法模型接口標準（IBIS Algorithmic Modeling Interface，IBIS-AMI），于 2008 年 8 月，在 IBIS 5.0 版本中正式發布。到目前為止，已經有一些 EDA 和半導體廠商推出了基于 IBIS-AMI 的仿真軟件和器件模型，在一些高端產品的設計中發揮了巨大的作用。因此，作為高速串行信號系統的設計工程師，必須要了解這種模型的原理和使用方法。

參照圖 7-29 所示，IBIS-AMI 模型要完成的是對完整信道的仿真分析，從而決定數字信號從發送端的緩沖器發出，到接收器的數據緩沖器之間，整個信號通路的性能。這個完整通道包含了兩個部分。

? 數字通路部分，包含發送端的加重電路和接收端的時鐘恢復 CDR 電路及均衡器；

? 模擬通路部分，包含發送器輸出管腳和接收器接收管腳之間的所有互連電路。

這兩部分信號通路的分析方法是不一樣的。對于數字通路部分，需要的是信號處理算法；而對于模擬通路部分，首先需要對信號通路進行特征分析，這個特征分析就是用模擬電路的脈沖激勵方法獲得信道末端的脈沖激勵響應，然后和發送端加重處理后的信號進行卷積來計算數字信號通過模擬信道后的響應。

基于對信道的這種抽象和分析，IBIS-AMI 模型相應地也分為兩個部分，一部分為模擬模型 Analog Model，這部分內容作為模擬信道的一部分（包括發送電路和接收電路，以及芯片管腳封裝特性等），通常以 S 參數的形式直接寫在 IBIS 文件中。而算法模型部分，是高速串行器件的核心，為保護器件廠商的知識產權信息，算法模型以二進制可執行代碼方式提供，在 Windows 環境中就是 DLL 文件，用戶需要在真實環境中正確設置算法文件的路徑，否則會在仿真執行過程中出現錯誤。

IBIS-AMI 模型的出現，極大地提高了高速串行差分系統設計的可靠性和有效性。其仿真精度可以和 SPICE 模型相比擬，但是仿真的數據量和速度卻大大超過SPICE 模型。目前，越來越多的器件廠商開始提供 IBIS-AMI 模型，在用戶購買器件的同時，也會獲得相關的 IBIS-AMI 模型或者 Design Kit。相應地，EDA 廠商也推出了支持 IBIS-AMI 模型的仿真工具，比如 Agilent 公司的 ADS、SiSoft 公司的 Quantum-SI，以及 Cadence 公司的 SigXplore 等。

讀者不用擔心 IBIS-AMI 模型的使用，了解了 IBIS-AMI 模型的原理，很容易在仿真軟件中使用，和普通的 IBIS 模型沒有本質區別，只是注意在算法使用中理解各參數所代表的實際意義，然后就可以進行有效的仿真了。

7.6 抖動（Jitter）

隨著串行信號的速率不斷提升，傳統上依靠研究單個 0，1 比特傳輸特性的方法，已經不足以說明通信系統的質量。一方面，對于 GHz 以上的串行信號傳輸，由于信道編碼具有糾錯和檢錯能力，因此單個比特位的傳輸質量錯誤不足以代表整個系統特性，因此需要大量的統計數據作為系統特性分析依據；另一方面，對于 GHz 以上的信號系統，整個系統實質上是一個高速模擬信號的通路，在這個系統中任何一點上的傳輸特性都直接影響系統的性能，因此也需要用研究模擬電路的統計學方法來對待高速串行信號系統。

由于高速串行系統對噪聲的高度敏感性，使得設計一個高質量的高速串行系統非常具有挑戰性。即使在設計過程中非常小心，也難以確定最后設計出的系統能夠滿足預期的性能需求。因此，在高速串行系統的設計和調試中，Jitter 成為衡量高速串行系統性能的重要指標。Jitter 的測量和分析是進行系統調試和優化的重要方法。通過對 Jitter 的分析，可以對影響系統性能的原因快速定位。

本節介紹如何通過對 Jitter 成分的分析來衡量高速串行系統的通信性能，從 Jitter 組成中分離并確定系統中存在的影響性能的因素，為系統設計和調試提供指導方向和依據。

作者在此鄭重聲明：本節中關于 Jitter 的分析方法并非作者原創，而是譯自 Agilent 公司的一篇應用技術文章《Finding Sources of Jitter with Real-Time Jitter Analysis》，原作者 Johnnie Hancock。在眾多的介紹抖動測量的技術文章中，作者認為這篇文章結構清晰流暢，內容翔實完整，對于實際工作有比較大的指導價值，推薦給各位讀者。原文為英文版本，如果讀者有能力，還是推薦讀原文，以對比理解。因為在這里，作者翻譯的過程中，根據自己的理解，對部分內容進行了調整。

本文從抖動的外在表現形式出發，結合儀器的使用，著重于對抖動的來源進行分析和測量，并沒有過多介紹抖動內在物理參數的數學理論分析，對于這部分內容，可以參照本文的姊妹篇《Measuring Jitter in Digital Systems—AN1448-1》。

另外，本節只摘取了原文中一半的內容：Jitter 的理論分析部分。原文中的另外一部分是結合 Agilent 儀器的使用對 Jitter 進行實際的分析和測量，請感興趣的讀者參考原文閱讀。或者可以網上搜索作者的全部譯文《Jitter 尋根溯源.pdf》，免費下載。

7.6.1 認識抖動（Jitter）

抖動就是信號相對于其理想時間位置的偏離。傳統上，對抖動的測量就是依靠示波器上的眼圖采樣，如圖 7-30 所示。從這個合成的眼圖上來看，也許你會認為抖動的最壞情況就是眼圖中的信號上升沿/下降沿的寬度。或者你會認為被測量信號都是在同樣的范圍內抖動著，然而這些猜測很可能是不正確的。

抖動的構成比較復雜，由確定性抖動（以下簡稱 DJ）和隨機性抖動（以下簡稱 RJ）兩大部分組成。RJ 在理論上是無界的，呈高斯分布。簡單講，無界就是如果你測量的時間足夠長，那么抖動的峰峰值理論上是無限大的。從這個意義上講，你任何時候測量到的眼圖都不是“最壞”情況，因為不可能進行無限長時間的測量。如果在系統中只具有 RJ 成分，那么眼圖的上升沿和下降沿應該具有同樣的定時誤差特性。

DJ 是有界的，并且 DJ 并不遵循任何可預期的分布。DJ 由一些其他成分構成，通常是由于高速設計時的系統錯誤引起。正是由于這個原因，DJ 通常又被稱為系統抖動。如果你能觀察信號中的每個邊沿，你可以看到這些邊沿是同時對時間錯誤（也就是抖動）產生影響的。依賴于不同的數據模式，相對于信號的理想時間位置，有些信號的邊沿總是向右偏移（或稱為正向時間錯誤，positive timing error），而有些信號的邊沿卻總是向左偏移（負向時間錯誤，negative timing error），RJ 會在 DJ 的基礎上使得這些信號邊沿隨機抖動。

根據眼圖，你可以快速判斷系統中的抖動是由 DJ 還是由 RJ 主導，或者是這兩種抖動的共同作用。使用可變余暉或者色彩分級示波器，你可以在眼圖中觀察到由于長余輝留下的一些明亮的軌跡。參看圖 7-30，可以看到一些明顯的明亮軌跡（譯者注：無論是上升沿還是下降沿，都有兩條高亮的信號軌跡）。這就意味著在這個系統中，存在確定性抖動 DJ。這些高亮軌跡分布在信號邊沿的不同位置上，實時示波器能夠讓我們逐個觀察到這些信號的邊沿。

另外的一個來確定 RJ 和 DJ 的方法是使用示波器的直方圖功能。圖 7-30 中下方的直方圖可以告訴我們，這個邊沿分布情況來源于 RJ 和 DJ 的共同作用。如果概率分布函數 Probability Distribution Function(PDF)是高斯分布（典型的鐘形曲線），那么系統中主要由 RJ 構成。圖 7-30 中的下圖，這種雙模（Bi-modal）曲線分布預示著系統中存在明顯的 DJ 成分。

7.6.2 實時抖動分析

使用誤碼測試儀 BERT 和實時的 RJ/DJ 分離技術來測量系統的 TJ，可以知道系統中 Jitter/Timing 設計余度是否滿足規范。使用直方圖，可以直觀地了解系統中的抖動類型和大小，但是這兩種測量和觀察，都不足以讓你知道如何去分辨、觀察，以至于如何減小某種抖動成分，這也正是實時示波器存在的原因。使用實時示波器進行抖動分析的一個主要原因是，它能夠在一個相對較長的數據流內對每個數據或者時鐘脈沖進行采樣、存儲和分析。實時示波器和抖動分析功能能夠對特定的時間相關抖動進行分析，以確定特定的數據或者信號是否對系統抖動構成影響。圖 7-31 中描述了實時抖動分析的一種方法，通常稱為時間間隔錯誤 Time Interval Error(TIE)，或者相位抖動測量。

?實時示波器首先對要測量的 NRZ 信號進行存儲，然后用軟件從存儲的數據中恢復出理想時鐘。基于用戶的選擇，軟件恢復出的理想時鐘可以是固定頻率的，也可以是在一定頻帶內擺動的 PLL 類型時鐘。然后抖動分析軟件采樣最佳匹配算法（Best-Fit）來對齊采樣數據和理想恢復（或時鐘）時鐘的邊沿。如圖 7-31中藍色的 Clock 信號（第二個波形），就是恢復出來的理想時鐘，通常這個時鐘是不會在示波器上顯示的。它僅僅是示波器計算的一個功能，用來作為 TIE 測量的一個理想時鐘參考。

實時示波器中的抖動分析軟件通過對比數據邊沿和理想時鐘邊沿的偏移，在指定的判決門限下，進行時間誤差測量。對恢復的時鐘信號，完成指定判決門限，因為它是理想參考時鐘。對所有的采樣數據進行測量之后，可以通過三種方式來觀察時間誤差的測量結果。

在圖 7-31 的 Trend 波形中，橫軸是示波器的時間軸，縱軸是采樣數據和理想時鐘之間的時間誤差 vs 時間，而 Trend 曲線給出了每個數據時間相關誤差的觀測結果。在數據依賴抖動分析中，Trend 曲線是分析與特定數據比特位相關的時間誤差的有用工具。在周期性抖動 Periodic TIE（以下簡稱 P）分析中，Trend 曲線可以用來和示波器上的其他信號進行時間相關分析。PJ 的特性將在本文的后部討論。

注意：圖 7-31 中的 Trend 曲線只是示意圖，它并不是真正圖 7-31 中 Data 波形和 Clock 波形計算出來的。因為根據 Trend 曲線的定義，圖 7-31 中的 Trend 曲線是錯誤的。比如按照圖 7-31 的波形，在第一個 Clock 曲線上升沿，Data 波形滯后，Trend 值為正，這個是對的。但是在第四個 Clock 曲線上升沿，Data 波形還是提前于 Clock。Trend 值應該為負，那么 Trend 曲線上應該是個波峰，而不是如圖中所示的上升變化。在這個 Trend 曲線中，還有幾處類似的錯誤。作者和 Agilent 的工程師討論過這個問題，確認這個圖只是個示意圖，Trend 曲線并不由本圖中的 Data 波形和 Clock 波形計算而來。切記！以免誤導。

另外一個觀察抖動的方法是頻域分析。對 TIE 的 Trend 波形進行 FFT 計算可以得到相應的頻率分量。在圖 7-31 的例子中，Spectrum 曲線即是頻率及其對應幅度的表示。頻域分析方法對于非相關的 PJ 和數據信號非時間相關的 PJ，非常有幫助。

直方圖的方法是顯示抖動（包含所有的 TIE 結果）的概率分布，橫軸是時間誤差值，縱軸是相應的時間誤差值出現的次數。實時的直方圖結果應該和眼圖測量結果中的直方圖密切相關，然而，實時采樣的數據是由一個信號的多次采集結果構成的。換句話說，你可以觀察到抖動在一個采樣的分布。進一步，由多個重復的實時采樣構成的實時直方圖分析能更準確且完整地表達抖動頻率分布（注：此處用詞有些拗口難懂，可以參考實時示波器和采樣示波器的技術文檔，弄清楚實時示波器和采樣示波器的原理，有助于理解）。

7.6.3 抖動各分量的典型特征

為了更好地解釋測量結果和實時抖動分析所用的方法，必須先了解抖動的各個構成部分和特征。僅僅知道 RJ 呈高斯分布，DJ 是非高斯分布是不夠的。

正如前面所講，TJ 是由 DJ 和 RJ 構成。RJ 是無界的，因此 RJ 通常用 RMS（RootMeanSquare，均方根）來衡量。并且 RJ 在分布上是可預期的，其 PDF 通常是高斯分布。然而，RJ 在分布的原因非常復雜，不在本書的討論范圍之內，RJ 通常由半導體的熱效應引起，需要對物理學有足夠的了解。一個建議是要非常注意系統中的白噪聲，隨機的白噪聲會直接導致隨機時間抖動。

DJ 是有界的，因此可以用 Peak-to-Peak 峰峰值來衡量。盡管 DJ 的分布是不可預期的，但是 DJ 的各個構成成分和特征是可預期的。如圖 7-32 所示，DJ 通常由占空比失真 Duty Cycle Distortion(DCDCC)，碼間干擾 Inter Symbol Interference(ISI)，和周期抖動 PJ 等構成。下面我們將詳細討論 DJ 的各個分量產生的原因和特征。

DCD 的產生有兩個基本原因。假設信號發送端的輸入數據是完美的，但是由于發送端的判決門限偏離理想位置，那么發送端的輸出信號中就會產生占空比失真 DCD，這種失真是輸入信號邊沿斜率的函數。參考圖 7-33 所示，點虛線是理想的輸出波形，50%的占空比；綠色實線是判決門限提高后的輸出波形，隨著判決門限的提高，輸出信號的占空比會減小，小于 50%；相反，如果判決門限降低，那么輸出信號的占空比就會大于 50%。

這個信號的 TIE 測量結果中，在上升沿會有個正向時間錯誤，在下降沿會有個負向時間錯誤，TIE 最后表現出數據信號一半的變化頻率。TIE 曲線的相位依賴于信號判決門限是升高還是降低。如果在這個系統中沒有其他的抖動源，那么這個 DCD 抖動的峰峰值是個常數。不幸的是，其他的抖動源，如 ISI，通常是存在的，這使得很難分離 DCD 中的各個分量。但是有一個方法，你可以嘗試在系統中重復發送 1010……模式的數據。這樣可以消除 ISI 分量，從而使得在時域和頻域分析 DCD 時更加容易一些。通過對 DCD 的頻譜分析，在相當于數據速率一半的頻點上應該會出現一個峰值。

?產生 DCD 的另外一個原因就是上升沿和下降沿的不對稱性。在發送 1010……模式的數據時，如果下降沿相對于上升沿緩慢的話，就會產生一個大于 50%的占空比。相反，如果上升沿相對于下降沿緩慢的話，就會產生一個小于 50%的占空比。盡管本文中沒有圖形顯示這種情況，但是抖動分析結果、TIE 曲線和圖 7-33 中的例子是一致的。

碼間干擾有時稱為數據依賴型抖動，通常是由于發送端或者傳輸信號的物理介質的帶寬有限性引起的。如果減小發送端或者物理介質的傳輸帶寬，信號的上升和下降時間就受到限制，結果對傳輸信號幅度的改變，這種改變不僅依賴于重復發送的比特位長度，也會依賴于先前的發送信號。進一步，不恰當的終端阻抗，或者物理介質的不連續性都會引起信號反射，從而表現在碼間干擾上。盡管我們在文章中會將這兩種現象（帶寬限制和反射）對碼間干擾造成的抖動分開來討論，但實際上由于反射而引起的波形失真也是帶寬受限的一種形式。圖 7-34 展示了一種由于帶寬受限問題而引起的碼間干擾型抖動。

?由于傳輸帶寬受限，影響了信號的邊沿變化速率，而受到限制的邊沿變化速率會引起高速信號的幅度發生變化，信號的幅度發生變化最終會造成信號的傳輸時間錯誤。現在讓我們進一步來考察一下這個例子。

當發送一個長的連 1 比特串后，信號幅度會達到一個穩定的高電位，如圖 7-34 中所示的 A 點。當隨后的信號狀態變為 0 時，信號需要相對較長的時間才能從高電位達到 0 的判決門限，這樣在圖中綠色的 Trend 曲線上的 B 點就會有個正向的時間錯誤，即信號轉換時間滯后于理想時間位置。需要注意的是，Trend 曲線上的這個 B 點位置是和信號的狀態轉換時間對應的。長 1 比特串之后的 0 信號峰值幅度是由兩個原因造成衰減的：第一，由于先前的長 1 比特串的存在，使得信號需要更長的時間從相對較高的電平轉換到低電平；第二，跟隨在 0 之后的 1 信號使得信號在真正到達低電平狀態前就開始向相反的方向變化。這樣的信號幅度變化就使得 Trend 曲線在隨后的 1 比特信號上產生了一個負向時間錯誤，因為信號用了很短的時間從 0 變成了 1，如圖 7-34 中的 C 點所示。

在圖 7-34 中的 D 點發生了正向的時間錯誤，其產生的原因和先前討論的 B 點情況一樣。在一個長 0 比特串后，信號有足夠長的時間達到穩定的低電平狀態，當信號隨后想恢復高電平狀態時，它同樣需要較長的轉換時間，從而產生了一個正向時間錯誤。

一旦理解了帶寬受限對碼間干擾型時間錯誤的影響，就很容易理解由于碼間干擾而引起的 Trend 曲線特征，也能理解 Trend 曲線和被測信號的時間相關性。

除了帶寬受限，另外一種常見的引起碼間干擾的原因是物理介質的阻抗不連續，或者不恰當的終端匹配。如圖 7-35 所示，信號的反射會引起信號幅度上的形變。依賴于物理介質的阻抗不連續點之間的距離，一個脈沖所引起的反射會出現在隨后一連串信號中的某個比特位上。在圖 7-35 中，箭頭指示的起止位置就是產生反射信號和反射最終所影響的比特位置。?如果反射所引起的信號幅度畸變，恰好發生在靠近或正好是數據狀態轉換的邊沿，那么就會引發一個時間錯誤。如圖 7-35 中 A 點所示，當反射發生位置靠近信號狀態轉換邊沿，引起信號幅度的負向衰減，那么就會使信號有較短的距離進行狀態轉換，從而引發一個負向時間錯誤。而如果反射引起信號狀態的增強，那么信號就會用更長的時間進行狀態轉換，從而引發一個正向的時間錯誤，如圖 7-35 中的 B 點所示。所以，由于信號反射而引起的碼間干擾是很難區分和識別的。不管怎樣，如果你的系統中有信號反射問題，也就意味著系統中存在帶寬問題。

周期性抖動 PJ 通常是由于交叉耦合或者 EMI 問題引起的，可能和信號相關，也可能和信號非相關。一個和信號非相關的 PJ 例子就是系統中的開關電源切換信號耦合到數據或者系統的時鐘信號中。因為開關電源切換信號是在一個不同的時鐘域上，信號和數據或者系統時鐘是無關的，所以這種情況被認為是非相關周期抖動。如果周期性抖動是由于周邊同時鐘域或者相同頻率的信號耦合引起的，那么這樣的周期性抖動就是相關的周期性抖動。

圖 7-36 給出了一個容性耦合的例子，入侵信號是最上面的那條曲線，耦合到中間的高速串行信號當中。這種耦合明顯引起信號幅度的變化。類似于由于反射引起的碼間干擾的例子，如果這種幅度的變化發生在信號轉換的邊沿，那么同樣會引起時間錯誤。