MIG_IP核的時鐘系統
- 時鐘的種類和配置
時鐘的種類和配置
整體框圖
- DDR_PHY_CLK：DDR3的工作頻率，用來得到想要的線速率。假設此時鐘為800M，那么DDR雙沿采樣，線速率為1600Mbit；
- UI_CLK：DDR_PHY_CLK的四分之一或二分之一，取決于MIG_IP的設置
- DDR_SYS_CLK：DDR的輸入系統時鐘，MIG_IP內部使用此時鐘來產生內部讀寫和工作時鐘，MIG_IP內部會自動計算分頻或倍頻系數
- DDR_REF_CLK：MIG的參考時鐘，這個時鐘頻率是固定的，如果工作頻率>666MHz ，參考時鐘應為300MHz/400MHz，其他工作頻率固定為200MHz。如果系統時鐘為200M，也可以使用系統時鐘作為參考時鐘，這樣可以省去一個時鐘。
- 對于DDR_SYS_CLK和DDR_REF_CLK，如果是從FPGA內部PLL輸出的，且PLL輸出時配置GBUFF，屬性選擇No Buffer。如果是外部輸入，則應該加上BUFFER。
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