D型觸發器

D型觸發器是一種改進的置位-復位觸發器，通過增加一個反相器來防止S和R輸入處于相同的邏輯電平。

1、概述

D型觸發器克服了基本SR NAND門雙穩態電路的主要缺點之一，即禁止了SET =“0”和RESET =“0”的不確定輸入條件。
這種狀態將強制兩個輸出都為邏輯“1”，覆蓋反饋鎖定動作，而首先變為邏輯電平“1”的輸入將失去控制，而另一個仍為邏輯“0”的輸入則控制鎖存器的最終狀態。
但為了防止這種情況發生，可以在“設置”和“重置”輸入之間連接一個反相器，產生另一種類型的觸發器電路，稱為數據鎖存器、延遲觸發器、D型雙穩態、D型觸發器或簡稱D觸發器，因為它更常被稱為D觸發器。
D觸發器是所有時鐘觸發器中最重要的一種。通過在設置和重置輸入之間添加一個反相器（NOT門），S和R輸入成為彼此的互補，確保兩個輸入S和R永遠不會同時相等（0或1），從而允許我們使用單個D（數據）輸入來控制觸發器的翻轉動作。
然后這個數據輸入，標記為“D”，用于代替“設置”信號，反相器用于生成互補的“重置”輸入，從而從電平敏感的SR鎖存器中制作出電平敏感的D型觸發器，現在S = D且R = not D，如圖所示。

D型觸發器電路

我們記得，一個簡單的SR觸發器需要兩個輸入，一個用于“設置”輸出，另一個用于“重置”輸出。通過將一個反相器（NOT門）連接到SR觸發器，我們可以使用單個輸入來“設置”和“重置”觸發器，因為現在兩個輸入信號是彼此的互補。這種互補避免了SR鎖存器在兩個輸入都為LOW時固有的模糊性，因為那種狀態不再可能。

因此，這個單一輸入被稱為“數據”輸入。如果這個數據輸入保持HIGH，觸發器將被“設置”，當它為LOW時，觸發器將改變并變為“重置”。然而，這將毫無意義，因為觸發器的輸出將在每個脈沖施加到這個數據輸入時總是發生變化。

為了避免這種情況，使用了一個額外的輸入，稱為“時鐘”或“使能”輸入，用于在所需的數據被存儲后，將數據輸入與觸發器的鎖定電路隔離開來。效果是，只有當時鐘輸入處于活動狀態時，D輸入條件才會被復制到輸出Q。這就形成了另一種時序設備的基礎，稱為D觸發器。
“D觸發器”將存儲并輸出任何邏輯電平，只要其數據端子上的時鐘輸入為HIGH。一旦時鐘輸入變為LOW，觸發器的“設置”和“重置”輸入都被保持在邏輯電平“1”，因此它不會改變狀態，并存儲時鐘轉換發生前其輸出上存在的任何數據。換句話說，輸出被“鎖定”在邏輯“0”或邏輯“1”。

D型觸發器真集表

注意：↓ 和 ↑ 指示時鐘脈沖的方向，因為假設D型觸發器是邊沿觸發的。

2、主從D觸發器

基本的D型觸發器可以通過在其輸出端增加第二個SR觸發器來進一步改進，該SR觸發器在互補時鐘信號激活時產生一個“主從D型觸發器”。在時鐘信號的前沿（低到高）上，第一階段，即“主”級鎖存D處的輸入條件，而輸出級被停用。

在時鐘信號的后沿（高到低）上，現在激活了第二級“從”級，鎖存來自第一主電路的輸出。然后，輸出級似乎在時鐘脈沖的負沿上被觸發。“主從D型觸發器”可以通過將兩個具有相反時鐘相位的鎖存器級聯在一起來構造，如圖所示。

主從D觸發器電路

從上文我們可以看出，當時鐘脈沖的前沿到來時，主觸發器將從數據D輸入加載數據，因此主觸發器是“開啟”的。隨著時鐘脈沖的后沿到來，從觸發器正在加載數據，即從觸發器是“開啟”的。

那么，總會有一個觸發器是“開啟”的，另一個是“關閉”的，但永遠不會同時出現主觸發器和從觸發器都“開啟”的情況。因此，只有當時鐘輸入上施加了一個完整脈沖，即0-1-0時，輸出Q才會獲得D的值。

市場上有許多不同的D觸發器IC，包括TTL和CMOS封裝，其中較常見的是74LS74，這是一個雙D觸發器IC，在單個芯片內包含兩個獨立的D型雙穩態電