在 SystemVerilog 中，forever 循環本身無法自我結束。它的設計初衷就是創建一個永不終止的循環。
因此，要結束一個 forever 循環，必須從外部強制中斷它。主要有以下兩種方法：
1. 使用 disable 語句（最常用和推薦的方法）
disable 語句可以用于終止指定命名塊（begin-end塊） 的執行。
步驟：
- 給包含
forever循環的begin-end塊起一個名字（標簽）。 - 在需要結束循環的條件滿足時，使用
disable <塊名>;來跳出該命名塊。
語法示例：
module my_module;initial beginlogic clk = 0;logic stop_signal = 0;// 給這個塊起名為 "forever_block"begin : forever_blockforever begin // 這個forever循環本身沒有退出條件#5 clk = ~clk;$display("Time=%0t: Clock Ticked", $time);endend// 另一個進程：在某個時間后，設置停止信號并禁用循環#100;stop_signal = 1;$display("Time=%0t: Stopping the forever loop", $time);disable forever_block; // 關鍵：從這里跳出名為 "forever_block" 的塊$display("Time=%0t: Simulation continues after the loop", $time);end
endmodule
運行結果：
Time=5: Clock Ticked
Time=10: Clock Ticked
...
Time=100: Stopping the forever loop
Time=100: Simulation continues after the loop
關鍵點：
disable的作用是立即終止指定命名塊內所有正在進行的活動，包括其中的forever循環。- 這是一種結構化、可控的終止方式，非常適合在測試平臺（Testbench）中控制線程的生命周期。
2. 使用 $finish 或 $stop（終止整個仿真）
這種方法更加“暴力”，它不是僅僅結束循環，而是直接結束整個仿真進程。
$finish;：立即終止仿真，退出仿真器。$stop;：暫停仿真，通常仿真器會進入交互模式（如命令行），等待用戶調試。用戶可以輸入命令后繼續運行。
示例：
initial beginforever begin#5 clk = ~clk;if ($time >= 1000) begin$display("Reached 1000 time units, finishing simulation.");$finish; // 直接結束整個仿真，循環自然也結束了endend
end
使用場景：
- 當
forever循環用于驅動主時鐘，并且你希望仿真在滿足特定條件（例如超時、完成測試）后完全停止時。 - 注意：這會停止一切，而不僅僅是這個循環。
重要區別和總結
| 方法 | 作用范圍 | 仿真是否繼續 | 適用場景 |
|---|---|---|---|
disable | 指定的命名塊 | 是，仿真會繼續執行 disable 之后的語句 | 最常用。精確控制線程生命周期，例如在testbench中結束一個時鐘生成器或激勵序列。 |
$finish | 整個仿真 | 否，直接退出仿真器 | 當模擬任務完成或發生致命錯誤，需要完全結束時。 |
$stop | 整個仿真 | 暫停，進入交互調試模式 | 主要用于調試，暫停仿真以檢查信號狀態。 |
最佳實踐和建議
- 始終使用命名塊：為了能夠使用
disable，養成給重要的begin-end塊起名的好習慣。這大大增強了代碼的控制能力。 - 避免在可綜合代碼中使用
forever：forever循環和disable語句通常不可綜合。它們僅用于編寫測試激勵（Testbench）、時鐘生成、復位生成等仿真場景。 - 優先使用
disable：在testbench中，通常你只想結束某個特定的線程（如一個數據包發送任務），而讓其他檢查線程繼續運行。這時disable是唯一正確的選擇。
總而言之，forever 循環就像一個無限運行的機器，你需要從外面拔掉它的電源（disable）或者直接關掉整個工廠的閘門（$finish）才能讓它停下來。
