功能特性
設計思路
基于一位全加器，設計32位并行加法器。并行加法器中全加器的位數與操作數相同，影響速度（延時）的主要因素是進位信號的傳遞。主要的高速加法器【1】有基本上都是在超前進位加法器（CLA）的基礎上進行改進或混合進位。而在結構方面，行波進位加法器是最簡單的整數加法器。其基本原理如下圖所示：
通過在模塊輸入端口添加操作符（表示加法或減法），符號標識（表示有符號或無符號操作），可以實現有符號、無符號定點數的加減法及求補運算。
Verilog編碼
一位全加器門級描述
module 32位加減法器：
module RTL仿真
測試代碼
`timescale 綜合報告
綜合工藝：SMIC180nm
綜合工具：Design Compiler
面積報告
時延報告
功耗報告
