對PCIe Gen 5的支持

除了以太網和存儲控制器，Speedster7t FPGA上提供的對PCIe Gen 5的支持還能夠與主機處理器緊密集成，以支持諸如sidecar智能網卡(SmartNIC)設計等高性能加速器應用。PCI Gen 5控制器使其能夠讀取和寫入存儲在FPGA內存層級結構中的數據，包括許多位于邏輯架構內的塊RAM，以及連接到FPGA存儲控制器的外部GDDR6和DDR4 SRAM設備。在FPGA邏輯陣列中實例化的數據傳輸控制器(例如DMA引擎)，可以類似地通過PCIe Gen 5總線訪問與主機處理器共享的內存，而無需消耗FPGA邏輯陣列內的任何資源即可實現這種高帶寬連接，并且設計時間幾乎為零。用戶只需要啟用PCIe和GDDR6接口，就可以通過NoC發送事務數據。

下面的圖11展示了PCIe子系統與任何GDDR6或DDR4存儲接口之間的直接連接。

112-Gbps SerDes

AC7t1500器件搭載了400G以太網通道用于物理層訪問，該器件可提供多達32個高速SerDes通道，它們可用于需要數據速率高達112Gbps的其他標準，并完全支持PAM4信令。這些SerDes通道支持器件間實現極短距離(XSR)和超短距離(USR)通道，事實證明這些通道對一系列通信系統都非常重要。SerDes實現方式的靈活性加上對各種以太網速度的支持(因為已集成了一個可分解型控制器)為設計提供了現成可用的支持，這些設計將能夠與任何規劃的CPRI和eCPRI格式(用于5G前端傳輸設計)一起使用。

機器學習處理器

對于計算密集型任務，在Speedster7t FPGA上部署的Speedster7t機器學習處理器(MLP)是靈活的且可分解的算術單元。MLP是高密度乘法器陣列，帶有支持多種數字格式的浮點和整數MAC模塊。MLP帶有集成的內存塊，可以在不使用FPGA資源的情況下執行操作數和內存級聯功能。MLP適用于一系列矩陣數學運算，從5G無線電控制器的波束成形計算到加速深度學習應用，諸如數據流模式和數據包內容分析。

結論

從5G網絡的邊緣到數據中心內部的交換機，通信和網絡系統對芯片的功能帶來了極大的壓力，以支持其所需的計算能力和數據傳輸速率。傳統的可編程邏輯為這些系統提供了靈活性和速率的最佳組合，但是近年來卻因以太網等協議的速度提高到100G和400G而面臨新挑戰。Speedster7t架構通過采用創新的、多層級片上網絡，使數據能夠在器件周圍輕松傳輸，而不影響FPGA的邏輯陣列，從而充分保障所有已集成在內的全球最先進的I/O接口，諸如400G以太網、GDDR6和PCI Gen 5，以支持充分發揮核心的可編程邏輯結構的潛在能力。

Achronix Speedster7t系列采用了一種借助于NoC技術的創新架構，并充分利用了7nm技術來部署各種現有可用的、性能最高的控制器，提供了其他FPGA器件迄今為止所缺少的要素。基于Speedster7t FPGA的設計可以接收來自多個高速數據源的巨量數據，并將這些數據分發到可編程的片上算法和處理單元，然后以盡可能低的延遲來獲得這些結果。由此帶來的是一種創新的FPGA架構，可以支持目前正在設計的下一代5G、軟件定義網絡和數據中心系統。Speedster7t FPGA現在可以推動通信和網絡應用向新一代發展。

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