????????布線是繼布局和時鐘樹綜合之后的重要物理實施任務，其內容是將分布在芯片核內的模塊、標準單元和輸入輸出接口單元( I /O pad）按邏輯關系進行互連，其要求是百分之百地完成它們之間的所有邏輯信號的互連，并為滿足各種約束條件進行優化。能否按照設計的需求將信號線布通是決定芯片是否能夠流片的首要前提。進行消除布線擁塞(congestion)、優化時序（timing）、減小耦合效應（coupling）、消除串擾（crosstalk）、降低功耗、保證信號完整性（signal integrity）、預防DFM問題和提高良品率等布線的優化工作則是衡量布線質量的重要指標。

????????超大規模集成電路多層布線采用自動布線方法，它是由雙層PCB（printed circuit board），布線和FPGA通道布線等方法發展而來的一種復雜的布線方法。在實施過程中，它被分為全局布線（global routing）和詳細布線（detail routing）以及布線修正（search and repair）三個步驟來分別完成。自動布線的質量依賴于布局的效果以及EDA工具中所采用的布線算法和優化的方法。

一、全局布線

????????全局布線是為詳細布線（或稱作最終布線，final routing）做好準備。它首先要制定全局布線的目標，然后根據設計的特征，做出具體的規劃。比如，需要布線的設計可以是芯片，也可以是定制設計的大模塊。芯片的形狀可以是正方形，也可以是長方形。對芯片的布局布線做規劃時，首先要了解它的特征。芯片通常是由標準單元和模塊（block）組成，根據這兩部分的比例，我們可以將芯片區分為3 種類型：

• 全部由標準邏輯單元組成的設計（CBlC,cell-based IC )?
• 標準邏輯單元（例如，占總面積的20%以上）和大模塊組成，常常用于ASIC設計
• 基于模塊的設計（block-based design,BBD,例如，標準邏輯單元占總面積的10%以下）

1、全局布線目標

????????全局布線速度快、時間短，能加快收斂，它為用時很長的最終布線做好規劃。如果全局布線發現問題，人們可以及時解決調整，而不必再花費很長時間去做最終布線及其他后續工作。全局布線的主要目標有：

1. 使總連接線最短。
2. 布線分散均勻不致引起局部擁塞。
3. 使關鍵路徑延時最小，遵守時序規則。
4. 理解信號完整性的要求，避免串擾（cross talks）。
5. 保持將BUS總線聚集相連等。

2、全局布線規劃

????????全局布線對整個芯片的走線做全局規劃，以便確定即使是很大的芯片設計它的最終布線計劃也能實現。全局規劃是一種“松散”的布線，它將芯片核區預先劃分成若干大方塊(也可以是長方塊），每個方塊縱橫方向可以走多條線（例如，10條線，線的數目根據設計特征也可以修改）。這樣布線時可以同時規劃多條走線方案，極大地加快速度并盡早報告結果，以便進行調整或修改。

二、詳細布線

????????詳細（detail）布線也叫做最終（final）布線或者叫做Manhattan布線。相對于全局（global）布線，它事實上是一種局部（local）布線。全局布線做大局規劃，詳細布線是具體的實現。全局布線粗看松散，詳細布線細看密集。全局布線快速簡潔，詳細布線細致復雜。

1、詳細布線目標

????????我們已經知道網表中每個邏輯單元和模塊間的相互關系是通過接點（pin）來實現的，每個接點可以有多個連接終端（terminal）。需要連接在一起的一條網線稱為net。布線目標是將屬于同一個net的所有pin連接上；不同net的終端不能連接；要遵守設計規則要求的距離間隔等。如果應該連接的沒有連接上就產生了開路（open）;不應該連接而被錯誤地連接上就產生了短路（short）；連接后距離間隔不符合設計規則就產生了違例（violation）。

????????詳細布線是物理實施的最后步驟，它所實現的結果將被用來作為參數提取和時序分析。詳細布線的方法是在多層金屬間進行連線的，它要遵循時序的要求，并能自動搜索連線錯誤并糾正錯誤，或稱為布線修正（search and repair）。也可以進行遞增式（incremental）的布線 ，即進行局部（area）詳細布線。對詳細布線的要求有：

1. 必須理解所有設計規則
2. 自動切換并綜合利用多層金屬作連線。
3. 遵守時序規則，優先使關鍵路徑的延時滿足要求。
4. 對總連線長度進行優化。

2、詳細布線與設計規則

????????做詳細布線時要遵循各種設計規則。除了遵守在版圖設計時的線寬和間距外，布線是依據“布線間距”（pitch）進行的。當深亞微米（DSM）芯片（小于0. 35um）開始使用多層金屬連線時，新工藝技術產生了新的規則要求。納米設計中，由于化學機械打平（CMP，chemical mechanical polishing）的作用所提出的密度要求及由于掩模光刻（lithograph）的限制而提出的光學鄰近校正（OPC，optical proximity correction）的要求，是設計布線規則的新特征。

1）設計規則

????????在做詳細布線時，理解并處理設計規則是最基本、最重要的要求。布線間距（Pitch）在水平方向和垂直方向是可以不一樣的，標準邏輯單元在擺放時會將其邊界放于半個間距的位置?，在布線時要遵守最小間距規則。它包括“線到線”（習慣稱為L2L，下同），“線到孔”（L2V），“孔到孔’’（V2V）這三種規則。在版圖設計和布線設計中，L2V是最常見的折中處理方法。如果（通）孔的最大寬度與線寬一致，這時只用L2L規則就行。

2）通孔和最小面積要求

????????DSM芯片設計工藝開始用到通孔疊砌（via stacking）技術，為了保證接觸的可靠性，還需要遵守最小面積規則（MAR，minimum area rule），在空間允許的情況下，則可以采用雙通孔（double cut）技術。

3）密度要求

????????在深亞微米工藝中要用到化學機械打平（CMP）方法對每層金屬進行處理，并達到一定的密度要求。實現密度要求可以從兩個方面去實現，一是在空白區域采用金屬填充法，二是將較寬的連線切割分布。在化學機械打平中，它要求每一層互連線金屬在單位區域內達到一定的密度(一般為50%?80%)，是保證均勻度的一種不可或缺的措施。在切割分布的方法中，尤其對于很寬的電源布線，開始采用的方法叫做“挖孔法”（slotting），由于其電流分布的不規則性，后來采用了均勻的“分割法"（splitting）。

詳見數字后端——電源規劃中電源環線的介紹

4）掩模光刻過程中的工藝天線效應? ? ? ? ?

????????在現代等離子體蝕刻工藝和離子注入過程中產生的積累電荷，如果得不到及時釋放，就會對CMOS器件的柵極產生擊穿并造成永久性的損傷，這就是工藝天線效應（PAE，process antenna effect)。所謂天線，是指在兩次工藝之間連接到柵極多晶硅（poly）和金屬線處于懸空不接地的狀態而形成的天線結構。為了預防工藝天線效應，在最終布線過程中，是通過連接天線二極管（antenna diode）或跳轉到上一層金屬（layer hopping）以增強CMOS柵極的靜態電荷承受能力來實現的。

5）串擾在布線中的預防和修復

????????在0.18um設計中，信號完整性分析已經不可缺少。它要解決的首要問題是串擾，實現的方法是通過在布線中進行預防，如果在時序分析時發現問題，可以用布線器進行修復。用布線器進行預防和修復的方法包括:

1. 增加走線間隔
2. 將關鍵信號線屏蔽
3. 縮短平行走線的長度
4. 轉換到另一層連線
5. 加入緩沖器

6）納米布線規則

????????近年來已經大量設計中提出了新的納米布線規則。由于在掩模光刻中OPC的限制，必須應用光罩（分辨率）增強技術(RET)的方法遵循特殊設計規則進行校正。納米設計規則包括平行重疊間隔規則（parallel overlap cut spacing）、線端規則 EOL（end of line spacing）、最小分級最大邊緣規則（minimum step maximum edge）、最大懸浮面積規則（maximum floating area）。這些納米設計規則是通過LEF的技術文檔進行定義和控制。

7）對角（45 °）布線規則

????????在65nm及以下的設計中，頂部幾層金屬連線可以用45°方向的規則來實現，這種連線也稱為“重新分布層"（RDU，redistribiition layer）。它們的連接所用層、寬度和間距可以由使用者進行定義。

3、布線修正

????????布線修正（search and repair）是最終布線的一個重要功能。它給用戶提供一個方便的選項，根據實際情況采用以下的一種方式，進行布線修正會大大節約時間。

1） 自動修正

????????在布線開始時如果選擇自動修正功能，當最終布線完成發現結果有錯誤時，布線工具會自動去搜尋并修正錯誤，這樣避免用戶從頭開始對整個芯片重新做布線規劃，節省了運行時間。一般對于布線很困難的設計在第一次布線時，通常不選擇自動修正，而是盡快獲取初步結果。當布線錯誤不多時，選擇自動修正功能會加快總的設計時間。反之，如果存在大最布線錯誤并需要運行很長時間時，選擇自動修正是很不經濟的方法，應當先找出問題后進行相應的調整再去重復布線工作。

2）漸進修正

????????當布線的錯誤發生在一條或多條網線（net），對它們進行修復時，就可以選擇漸進( incremental）布線的方法進行修正。

3 ）局部修正

????????在很多應用中，布線的錯誤會發生在較小的區域，這時選擇局部范圍對其進行布線修正則是一個最佳的辦法。局部區域的選擇通常用布線路徑（track）來定義，例如，選擇寬和高為10X10的路徑。在一些特殊設計中，芯片或子模塊為長方形(例如，很寬很矮)時，布線錯誤又很多，合適地選擇局部區域大小進行局部修正就很重要。漸近修正和局部修正往往和漸近布局方法結合起來。

三、特殊布線

1、電源布線

詳見?數字后端——電源規劃

2、時鐘樹布線

詳見 數字后端——時鐘樹綜合

3、總線布線

????????在CPU芯片等設計中需要做若干總線（bus）布線，并往往要求布線長度同步一致，以減小同一組總線延時的差別。處理和控制布線長度的方法可以采用“手風琴式”和“長號式”。適合總線布線要求的有基于形狀（shape-based）的布線器，它可以充分利用空間，并調節總線的長度以達到要求。總線布線中處理和控制布線長度的方法在數模混合設計中得到較多應用。

?4、實驗布線

????????全局布線和詳細布線方法能夠實現符合產品質量最終的結果，但通常需要的時間也較長。在實際應用中，為了盡快盡早了解設計的初步結果，還可以用虛擬（virtual）布線或實驗（trial）布線。在布局以后，為了進行初步時序分析,可以調用虛擬布線產生快速布線結果，供時序分析使用。虛擬布線只是建立內部數據供分析用，它并不產生實際的連接線路。更加準確一點的結果則可以用實驗布線來產生，它根據布局的結果，建立實際的連接線路，但它不去仔細遵循物理設計規則。因此，如果假定根據虛擬布線去預估時序的誤差在20% 左右，根據實驗布線去預估時序的誤差會在10%左右。結果雖然不準確，但它們在早期設計應用中具有很好的工程指導意義。