一，Verilog和VHDL區別
全世界高層次數字系統設計領域中，應用Verilog和VHDL的比率是80％和20％；這兩種語言都是用于數字電路系統設計的硬件描述語言， 而且都已經是 IEEE 的標準。 VHDL 是美國軍方組織開發的，VHDL1987年成為標準；Verilog 是由一個公司的私有財產轉化而來，Verilog 是1995年成為標準。Verilog 有更強的生命力，后來Verilog成為IEEE標準
這兩者有其共同的特點：
1. 能形式化地抽象表示電路的行為和結構；
2. 支持邏輯設計中層次與范圍地描述；
3. 可借用高級語言地精巧結構來簡化電路行為和結構；
4. 支持電路描述由高層到低層的綜合轉換；
5. 硬件描述和實現工藝無關。
兩者也各有特點。 Verilog推出已經有20年了，擁有廣泛的設計群體，成熟的資源，且Verilog容易掌握，只要有C語言的編程基礎，通過比較短的時間，經過一些實際的操作，可以在1個月左右掌握這種語言。而VHDL設計相對要難一點，VHDL不是很直觀，至少要半年以上的專業培訓。

Verilog是硬件描述語言，在編譯下載到FPGA之后會生成電路，所以Verilog全部是并行處理與運行的； C語言是軟件語言，編譯下載到CPU后是軟件指