Xilinx FPGA:vivado關于真雙端口的串口傳輸數據的實驗

一、實驗內容

? ? ? 用一個真雙端RAM，端口A和端口B同時向RAM里寫入數據0-99，A端口讀出單數并存入單端口RAM1中，B端口讀出雙數并存入但端口RAM2中，當檢測到按鍵1到來時將RAM1中的單數讀出顯示到PC端，當檢測到按鍵2到來時，將RAM2中的雙數顯示到pc端。

二、信號流向圖

TIPS：這里我本來想將single_ram_1和single_ram_2分成兩個單獨的模塊，但是經過實驗后發現，如果分成兩個單獨的模塊的話會導致：

? ? ? ?①兩個單端RAM模塊的tx_start（0或1）都會有值給uart_tx模塊，即使是RAM1給【1】，RAM2中沒有值【0】，uart_tx模塊是無法判斷 tx_start 到底來自于哪個模塊，所以此時uart_tx模塊只是能接收到一個tx_start的脈沖信號，但是無法判斷信號來自哪個RAM模塊，無法獲取到相應的uart_data ,最終導致tx_flag都無法變成高電平，那就更不會返回給RAM模塊tx_done信號了。

? ? ? ?②如果單獨為了正確信號能賦值給tx_start而重新去寫一個ctrl模塊的話，那么在ctrl模塊中將無法使用判斷條件，因為我們將狀態作為了賦值條件而不僅僅是key_flag信號。

? ? ? ?那么我的解決方法就是把single_ram_2例化到single_ram_1當中，將single_ram_2輸出的數據（uart_data_b及tx_start_b）和single_ram_1輸出的數據（douta即tx_start_a）全部放在一個模塊即single_ram_1中去做判斷，但是我們仍然無法將single_ram_2的狀態作為賦值的條件，所以只能采用這種比較粗暴的方式，也就是除了（?cur_state == REG || cur_state == READ?）時候tx_start <= tx_start_a ;那么其他情況就是tx_start <= tx_start_b ; uart_data的處理也是同樣。詳見后面程序。

? ? ? ?其實最好的方式是將single_ram_2和single_ram_1寫在同一個模塊中，程序放在文章最后了。

三、程序設計

（1）按鍵消抖模塊：

這里注意key1和key2不能使用同一個計數器，不然在同一個模塊中也會判斷出問題。

`timescale 1ns / 1ps
module key_debounce(input           sys_clk    ,input           rst_n      ,input           key1        ,input           key2        ,output          key_flag_1   ,output          key_flag_2);
//    parameter              delay = 100_000_0   ; //20msparameter              delay = 100;// 測試用reg[19:0]               cnt1   ;reg[19:0]               cnt2   ;key_flag_1  always@(posedge sys_clk )if(!rst_n)cnt1 <= 0 ;else if ( key1 == 0 )beginif ( cnt1 == delay -1 )cnt1 <= cnt1 ;else cnt1 <= cnt1 +1 ;endelsecnt1 <= 0 ;assign  key_flag_1 = ( cnt1 == delay -2 )?1:0 ;///key_flag_2always@(posedge sys_clk )if(!rst_n)cnt2 <= 0 ;else if ( key2 == 0 )beginif ( cnt2 == delay -1 )cnt2 <= cnt2 ;else cnt2 <= cnt2 +1 ;endelsecnt2 <= 0 ;assign  key_flag_2 = ( cnt2 == delay -2 )?1:0 ;  endmodule

（2）真雙端模塊：

IP參數：

`timescale 1ns / 1ps
module the_true_ram(input                 sys_clk     ,input                 rst_n       ,output  [7:0]         ram_odd_data  ,output  [7:0]         ram_even_data);A端口reg          wea     ;reg  [6 : 0] addra   ;reg  [7 : 0] dina    ;wire [7 : 0] douta   ;always@(posedge sys_clk )if(!rst_n)wea <= 0 ;else if ( addra >= 99 )wea <= 0 ;elsewea <= 1 ;always@(posedge sys_clk )if(!rst_n)addra <= 0 ;else if ( addra >= 99 )addra <= 99 ;elseaddra <= addra +1 ;always@(posedge sys_clk )if(!rst_n)dina <= 0 ;else if (dina >= 99)dina <= 99 ;elsedina <= dina +1 ;wire [7:0]        data_a  ;assign       data_a = douta ;assign       ram_odd_data = (data_a%2 == 1)?data_a : ram_odd_data ;///b端口reg          web    ; reg  [6 : 0] addrb  ;reg  [7 : 0] dinb   ;wire [7 : 0] doutb  ;always@(posedge sys_clk )if(!rst_n)web <= 0 ;else if ( addrb >= 99 )web <= 0 ;elseweb <= 1 ;always@(posedge sys_clk )if(!rst_n)addrb <= 0 ;else if ( addrb >= 99 )addrb <= 99 ;elseaddrb <= addrb +1 ;always@(posedge sys_clk )if(!rst_n)dinb <= 0 ;else if ( dinb >= 99 )dinb <= 99 ;elsedinb <= dinb +1 ;wire[7:0]   data_b  ;assign      data_b = doutb ;assign      ram_even_data = (data_b %2 == 0 )? data_b : ram_even_data ;//----------- Begin Cut here for INSTANTIATION Template ---// INST_TAG
true_ram your_instance_name (.clka(sys_clk ),    // input wire clka.ena(1),      // input wire ena.wea(wea),      // input wire [0 : 0] wea.addra(addra),  // input wire [6 : 0] addra.dina(dina),    // input wire [7 : 0] dina.douta(douta),  // output wire [7 : 0] douta.clkb(sys_clk ),    // input wire clkb.enb(1),      // input wire enb.web(web),      // input wire [0 : 0] web.addrb(addrb),  // input wire [6 : 0] addrb.dinb(dinb),    // input wire [7 : 0] dinb.doutb(doutb)  // output wire [7 : 0] doutb
);
// INST_TAG_END ------ End INSTANTIATION Template ---------endmodule

（3）單端RAM2模塊：

但其實深度在50就夠用了。（100里面的奇數和偶數50）

`timescale 1ns / 1ps
module single_ram_2_FMS(input               sys_clk        ,input               rst_n          ,input               key_flag_2     ,input               tx_done        ,input    [7:0]      ram_even_data  ,output   reg        tx_start_b       ,output   reg[7:0]   uart_data_b);存雙數的RAMreg          ena           ;reg  [0 : 0] wea           ;reg  [6 : 0] addra         ;reg  [7 : 0] dina          ;wire [7 : 0] douta         ;//先寫再讀出localparam         IDLE  = 3'd0 ;localparam         WRITE = 3'd1 ;localparam         REG   = 3'd2 ;localparam         READ  = 3'd3 ;reg[2:0]           cur_state    ;reg[2:0]           next_state   ;//state1always@(posedge sys_clk )if(!rst_n)cur_state <= IDLE ;else cur_state <= next_state ;//state2always@(*)case(cur_state)IDLE  :beginnext_state = WRITE ;endWRITE :beginif ( key_flag_2 )next_state = REG ;elsenext_state = cur_state ;endREG   :beginnext_state = READ ;endREAD  :beginif(addra == 49)next_state = IDLE ;elsenext_state <= cur_state ;enddefault:;endcase//state3always@(posedge sys_clk )if(!rst_n)beginena   <= 0 ;wea   <= 0 ;addra <= 0 ;dina  <= 0 ;tx_start_b <= 0 ;endelsecase(cur_state)IDLE   :beginena   <= 0 ;wea   <= 0 ;addra <= 0 ;dina  <= ram_even_data ;endWRITE  :beginena <= 1 ;wea <= 1 ;if(addra == 49)addra <= 49 ;elseaddra <= addra +1 ;dina <= ram_even_data ;endREG    :beginaddra <= 0 ;ena   <= 0 ;wea   <= 0 ;dina  <= 0 ;tx_start_b <= 1 ;endREAD   :beginena <= 1 ;wea <= 0 ;dina<= 0 ;if(tx_done)begintx_start_b <= 1 ;addra <= addra +1 ;endelse begintx_start_b <= 0 ;addra <= addra ;endenddefault:;endcase//----------- Begin Cut here for INSTANTIATION Template ---// INST_TAG
single_ram ram2 (.clka(sys_clk ),    // input wire clka.ena(ena),      // input wire ena.wea(wea),      // input wire [0 : 0] wea.addra(addra),  // input wire [6 : 0] addra.dina(dina),    // input wire [7 : 0] dina .douta(douta)  // output wire [7 : 0] douta
);
// INST_TAG_END ------ End INSTANTIATION Template ---------always@(posedge sys_clk )if(!rst_n)uart_data_b <= 0 ;else if ( cur_state == READ )uart_data_b <= douta ;elseuart_data_b <= uart_data_b ;always@(posedge sys_clk )if(!rst_n)tx_start_b <= 0 ;else if ( cur_state == REG || cur_state == READ  )tx_start_b <= 1 ;elsetx_start_b <= tx_start_b ;  endmodule

（4）單端RAM1模塊

配置和前面一樣

`timescale 1ns / 1ps
module single_ram_1_FMS(input                 sys_clk      ,input                 rst_n        ,input                 key_flag_1   ,input                 key_flag_2   ,input                 tx_done      ,input[7:0]            ram_odd_data ,input[7:0]            ram_even_data,output      reg       tx_start     ,output   reg[7:0]     uart_data        );/讀單數的RAMreg          ena     ;       reg          wea     ;reg  [6 : 0] addra   ;reg  [7 : 0] dina    ;wire [7 : 0] douta   ;reg           tx_start_a  ;wire           tx_start_b     ; wire[7:0]      uart_data_b    ; 先寫再讀出localparam             IDLE   = 3'd0 ;localparam             ERITE  = 3'd1 ;localparam             REG    = 3'd2 ;localparam             READ   = 3'd3 ;reg[2:0]        cur_state    ;reg[2:0]        next_state   ;//state1always@(posedge sys_clk )if(!rst_n)cur_state <= IDLE  ;elsecur_state <= next_state ;//state2always@(*)case(cur_state)IDLE  :beginnext_state = ERITE ;endERITE :beginif(key_flag_1)next_state = REG ;elsenext_state <= cur_state ;endREG   :beginnext_state = READ ;//用來發送tx_startendREAD  :beginif(addra == 49)//100內的單數是50next_state = IDLE ;elsenext_state = cur_state ;enddefault:;endcase//state3always@(posedge sys_clk )if(!rst_n)beginena  <= 0 ;wea  <= 0 ;addra<= 127 ;dina <= 0 ;tx_start_a <= 0 ;endelsecase(cur_state)IDLE  :beginena  <= 0 ;wea  <= 0 ;addra<= 7'd127 ;dina <= ram_odd_data ;endERITE :beginena <= ~ena ;wea <= ~wea ;if( addra == 49 && wea)addra <= 49 ;else if(wea)addra <= addra +1 ;dina <= ram_odd_data ;endREG   :beginena  <= 0 ;         wea  <= 0 ;         addra<= 0 ;         dina <= 0 ;   tx_start_a <= 1 ;                            endREAD  :beginena <= 1 ;wea <= 0 ;dina<= 0 ;if(tx_done)begintx_start_a <= 1 ;addra <= addra +1 ;endelse begintx_start_a <= 0 ;addra <= addra ;endenddefault:;endcase//----------- Begin Cut here for INSTANTIATION Template ---// INST_TAG
single_ram ram1 (.clka(sys_clk ),    // input wire clka.ena(ena),      // input wire ena.wea(wea),      // input wire [0 : 0] wea.addra(addra),  // input wire [6 : 0] addra.dina(dina),    // input wire [7 : 0] dina.douta(douta)  // output wire [7 : 0] douta
);
// INST_TAG_END ------ End INSTANTIATION Template ---------always@(posedge sys_clk )if(!rst_n)uart_data <= 0;else if ( cur_state == READ )uart_data <= douta ;elseuart_data <= uart_data_b ;always@(posedge sys_clk )if(!rst_n)tx_start <= 0 ;else if ( cur_state == REG || cur_state == READ  )tx_start <= tx_start_a ;elsetx_start <= tx_start_b ; 例化ram2 single_ram_2_FMS  single_ram_2_FMS_u(.  sys_clk       (sys_clk      )    ,.  rst_n         (rst_n        )    ,.  key_flag_2    (key_flag_2   )    ,.  tx_done       (tx_done      )    ,.  ram_even_data (ram_even_data)    ,.  tx_start_b    (tx_start_b   )    ,.  uart_data_b   (uart_data_b  ));   endmodule

（5）uart_tx模塊：

`timescale 1ns / 1ps
module uart_tx(input               sys_clk   ,input               rst_n     ,input  wire[7:0]   uart_data ,input               rx_done   ,        output   reg        tx_data   , output   reg        tx_done);parameter         SYSCLK =   50_000_000  ;parameter         Baud   =   115200      ;parameter         COUNT  =   SYSCLK/Baud ;//434   傳輸1比特所需要的時鐘周期parameter         MID    =   COUNT/2     ;wire                 start_flag ;reg                  tx_flag   ;reg                  tx_reg1   ;reg                  tx_reg2   ;reg[4:0]             cnt_bit   ;reg[10:0]            cnt       ;//tx_startalways@(posedge sys_clk)if(!rst_n)begintx_reg1 <= 0 ;tx_reg2 <= 0 ;endelse begintx_reg1 <= rx_done  ;tx_reg2 <= tx_reg1  ;endassign  start_flag = tx_reg1 & ~tx_reg2 ;///tx_flagalways@(posedge sys_clk)if(!rst_n)tx_flag <= 0 ;else if ( start_flag == 1 )tx_flag <= 1 ;else if ( cnt == COUNT -1 && cnt_bit == 10)
//         else if ( cnt == MID -1 && cnt_bit == 10)tx_flag <= 0 ;elsetx_flag <= tx_flag ;///計時器//    cnt 434  always@(posedge sys_clk )if(!rst_n)cnt <= 0;else if ( tx_flag == 1 )beginif ( cnt == COUNT -1) ///一定要減一，如果不減一，實際會計到435次，反算回去波特率就不是115200了cnt <= 0;elsecnt <= cnt +1 ;endelsecnt <= 0 ;//  /計數器always@(posedge sys_clk )if(!rst_n)cnt_bit <= 0 ;else if ( tx_flag )beginif ( cnt == COUNT -1)beginif(cnt_bit == 10)///0123456789 10cnt_bit <= 0 ;elsecnt_bit <= cnt_bit +1 ;endelsecnt_bit <= cnt_bit     ;endelsecnt_bit <= 0 ;parameter             MODE_CHECK = 0 ;always@(posedge sys_clk )if(!rst_n)tx_data <= 1 ;   //表示沒有數據else if ( tx_flag )beginif (   cnt_bit > 0 && cnt_bit < 9 )///cnt_bit 0 12345678 9 ///tx_data 0123456789///uart_data 01234567tx_data <= uart_data [cnt_bit-1]; //這里uart_data是不斷隨著cnt_bit變化的，只有在第九位的時候才有正確的最終值else if(cnt_bit == 0)tx_data <= 0 ;else if(cnt_bit == 9)tx_data <= (MODE_CHECK == 0)? ^uart_data: ~^uart_data;/*MODE_CHECK == 0是偶校驗，假如uart_data是1110_0000，其異或的結果是1，將異或的結果作為校驗位，讓數據位和校驗位異或的結果為0，滿足偶校驗。假如uart_data是1110_1000，其異或的結果是0，將異或的結果作為校驗位，讓數據位和校驗位異或的結果為0，滿足偶校驗。奇校驗則相反。*/else if (cnt_bit == 10)///停止位tx_data <= 1 ;elsetx_data <= tx_data ;endelsetx_data <= 1 ;always@(posedge sys_clk )if(!rst_n)           tx_done <= 0 ;else if (tx_flag)beginif ( cnt_bit == 10 && cnt == COUNT -1)
//               if ( cnt_bit == 10 && cnt == MID/2 -1)tx_done <= 1 ;elsetx_done <= 0 ;       endelsetx_done <= 0 ;  
endmodule

四、仿真模塊

（1）仿真true_ram模塊

代碼：

`timescale 1ns / 1ps
module test_the_true_ram( );reg                 sys_clk       ;reg                 rst_n         ;wire  [7:0]         ram_odd_data  ;wire  [7:0]         ram_even_data ;initialbeginsys_clk = 0 ;rst_n   = 0 ;#10  rst_n = 1 ;endalways #1 sys_clk = ~sys_clk ; the_true_ram the_true_ram_1(.   sys_clk       (sys_clk      )    ,.   rst_n         (rst_n        )    ,.   ram_odd_data  (ram_odd_data )    ,.   ram_even_data (ram_even_data));endmodule

仿真結果：

（2）仿真TOP：

代碼：

`timescale 1ns / 1ps
module test_TOP( );reg                sys_clk   ;reg                rst_n     ;reg                key_1     ;reg                key_2     ;wire               tx_data   ;initialbeginsys_clk = 0 ;rst_n   = 0 ;key_1   = 1 ;key_2   = 1 ;#10rst_n   = 1 ;#10000key_1   = 0 ;endalways #1 sys_clk = ~sys_clk ;TOP TOP_1(.    sys_clk  (sys_clk)   ,.    rst_n    (rst_n  )   ,.    key_1    (key_1  )   ,.    key_2    (key_2  )   ,.    tx_data  (tx_data)  );endmodule

?仿真結果：

TOP：

single_ram_1 :

五、需要注意的一些問題

（1）

（2）

（3）控制模塊最好這么寫

`timescale 1ns / 1ps
module single_ram_2(input               sysclk          ,input               rst_n           ,input               key_flag1       ,input               key_flag2       ,input               tx_done         ,input       [7:0]   ram_odd_data    , //單數input       [7:0]   ram_even_data   , //雙數output  reg         tx_start        ,output  reg [7:0]   uart_data            );
//存單數的RAM
reg          wea    ;
reg          ena    ;
reg   [6:0] addra  ;
reg   [7:0] dina   ;
wire  [7:0] douta  ;
///先寫再讀出
localparam      IDLE  = 3'd0;
localparam      WRITE = 3'd1; 地址加1
localparam      REG   = 3'd2;  ///緩沖狀態   地址清零
localparam      READ  = 3'd3;
reg     [2:0]   cur_state,next_state;
reg             tx_start_a  ;
always@(posedge sysclk)if(!rst_n)cur_state <= IDLE;elsecur_state <= next_state;
always@(*)case(cur_state)IDLE  : beginif(key_flag1)next_state = WRITE;elsenext_state = cur_state;end   WRITE :beginif(addra >= 49)next_state = REG;elsenext_state = cur_state; endREG   :beginnext_state = READ;endREAD  :beginif(addra >= 49)next_state = IDLE;elsenext_state = cur_state;    enddefault:;endcase
always@(posedge sysclk)if(!rst_n)beginaddra <= 0;wea <= 0;ena <= 0;dina <= 0;tx_start_a <= 0;endelsecase(cur_state)IDLE  :beginaddra <= 0;wea <= 0;ena <= 0;dina <= ram_odd_data;  維持2個endWRITE :begin   ///99/48ena <= ~ena;     ///wea <= ~wea;     ///if(addra >= 49)addra <= 49;else if(wea)addra <= addra + 1; dina <= ram_odd_data;endREG   :beginaddra <= 0;ena <= 0;wea <= 0;dina <= 0;tx_start_a <= 1;   ///發送第一個數據endREAD  :begin  ena <= 1;wea <= 0;dina <= 0;if(tx_done)begintx_start_a <= 1;addra <= addra + 1;endelse begintx_start_a <= 0;addra <= addra;end     enddefault:; endcaseblk_mem_gen_2 ram_a (.clka(sysclk),    // input wire clka.ena(ena),      // input wire ena.wea(wea),      // input wire [0 : 0] wea.addra(addra),  // input wire [6 : 0] addra.dina(dina),    // input wire [7 : 0] dina.douta(douta)  // output wire [7 : 0] douta
);
/b端口    存雙數
reg             web   ;
reg             enb    ;
reg  [6:0]      addrb ;
reg  [7:0]      dinb  ;
wire [7:0]      doutb;
//狀態機
///先寫再讀出
localparam      RD_IDLE  = 3'd4;
localparam      RD_WRITE = 3'd5;
localparam      RD_REG   = 3'd6;  ///緩沖狀態
localparam      RD_READ  = 3'd7;
reg     [2:0]   rd_cur_state,rd_next_state;
reg             tx_start_b      ;
always@(posedge sysclk)if(!rst_n)rd_cur_state <= RD_IDLE;elserd_cur_state <= rd_next_state;
always@(*)case(rd_cur_state)RD_IDLE  : beginif(key_flag2)rd_next_state = RD_WRITE;elserd_next_state = rd_cur_state;end   RD_WRITE :beginif(addrb >= 49)rd_next_state = RD_REG;elserd_next_state = rd_cur_state; endRD_REG   :beginrd_next_state = RD_READ;endRD_READ  :beginif(addrb >= 49)rd_next_state = RD_IDLE;elserd_next_state = rd_cur_state;    enddefault:;endcase
always@(posedge sysclk)if(!rst_n)beginaddrb <= 0;web <= 0;enb <= 0;dinb <= 0;tx_start_b <= 0;endelsecase(rd_cur_state)RD_IDLE  :beginaddrb <= 0;web <= 0;enb <= 0;dinb <= ram_even_data;  ///020406endRD_WRITE :beginenb <= ~enb;  web <= ~web;if(addrb >= 49)addrb <= 49;else if(web)addrb <= addrb + 1; dinb <= ram_even_data;endRD_REG   :beginaddrb <= 0;enb <= 0;web <= 0;dinb <= 0;tx_start_b <= 1;endRD_READ  :begin  enb <= 1;web <= 0;dinb <= 0;if(tx_done)begintx_start_b <= 1;addrb <= addrb + 1;endelse begintx_start_b <= 0;addrb <= addrb;end     enddefault:; endcase
blk_mem_gen_2 ram_b (.clka(sysclk),    // input wire clka.ena(enb),      // input wire ena.wea(web),      // input wire [0 : 0] wea.addra(addrb),  // input wire [6 : 0] addra.dina(dinb),    // input wire [7 : 0] dina.douta(doutb)  // output wire [7 : 0] douta
);
always@(posedge sysclk)if(!rst_n)uart_data <= 0;else if(cur_state == READ )uart_data <= douta  ;else if(rd_cur_state == RD_READ )uart_data <= doutb  ;elseuart_data <= uart_data;always@(posedge sysclk)if(!rst_n)tx_start <= 0;else if(cur_state == REG || cur_state == READ)tx_start <= tx_start_a;else if(rd_cur_state == RD_REG || rd_cur_state == RD_READ)tx_start <= tx_start_b;elsetx_start <= tx_start;endmodule

本文來自互聯網用戶投稿，該文觀點僅代表作者本人，不代表本站立場。本站僅提供信息存儲空間服務，不擁有所有權，不承擔相關法律責任。
如若轉載，請注明出處：http://www.pswp.cn/diannao/42381.shtml
繁體地址，請注明出處：http://hk.pswp.cn/diannao/42381.shtml
英文地址，請注明出處：http://en.pswp.cn/diannao/42381.shtml

如若內容造成侵權/違法違規/事實不符，請聯系多彩編程網進行投訴反饋email:809451989@qq.com，一經查實，立即刪除！

相關文章

Vim編輯器與Shell命令腳本

Vim編輯器與Shell命令腳本

前言&#xff1a;本博客僅作記錄學習使用&#xff0c;部分圖片出自網絡&#xff0c;如有侵犯您的權益&#xff0c;請聯系刪除 目錄 一、Vim文本編輯器 二、編寫Shell腳本 三、流程控制語句 四、計劃任務服務程序 致謝 一、Vim文本編輯器 “在Linux系統中一切都是文件&am…
閱讀更多...
Rust 程序設計語言學習——函數式語言功能：迭代器和閉包

Rust 程序設計語言學習——函數式語言功能：迭代器和閉包

Rust 的閉包&#xff08;closures&#xff09;是可以保存在一個變量中或作為參數傳遞給其他函數的匿名函數。可以在一個地方創建閉包&#xff0c;然后在不同的上下文中執行閉包運算。不同于函數&#xff0c;閉包允許捕獲被定義時所在作用域中的值。 迭代器&#xff08;iterato…
閱讀更多...
C++ STL 隨機數用法介紹

C++ STL 隨機數用法介紹

目錄 一：C語言中的隨機數 二：C++中的隨機數 1. 生成隨機數的例子 2. 隨機數引擎 3. 隨機數引擎適配器 4. C++中預定義的隨機數引擎，引擎適配器 5. 隨機數分布 一：C語言中的隨機數 <stdlib.h>//初始化隨機種子 srand(static_cast<unsigned int>(time(nullptr)…
閱讀更多...
C#面： 依賴注入有哪幾種方式？

C#面： 依賴注入有哪幾種方式？

依賴注入&#xff08;Dependency Injection&#xff0c;簡稱DI&#xff09;是一種設計模式&#xff0c;用于解耦組件之間的依賴關系。在C#中&#xff0c;常見的依賴注入方式有以下幾種&#xff1a; 構造函數注入&#xff08;Constructor Injection&#xff09;&#xff1a;通過…
閱讀更多...
dependencyManagement的作用、nacos的學習

dependencyManagement的作用、nacos的學習

使用SpringCloudAlibaba注意各組件的版本適配 SpringCloudAlibaba已經包含了適配的各組件&#xff08;nacos、MQ等&#xff09;的版本號&#xff0c;也是一個版本仲裁者&#xff0c;但是可能已經有了父項目Spring-Boot-Starter-Parent這個版本仲裁者&#xff0c;又不能加多個父…
閱讀更多...
什么是獨立服務器？

什么是獨立服務器？

獨立服務器是指一個單獨的物理服務器&#xff0c;整體的硬件設施都是獨立存在的&#xff0c;有著強大的性能&#xff0c;只需要運行用戶個人的數據信息&#xff0c;并且可以享受到獨立服務器的硬件與軟件&#xff0c;當網站有著大量的用戶進行訪問或者是需要運行大型的軟件時&a…
閱讀更多...
leetcode熱題100.零錢兌換（動態規劃）

leetcode熱題100.零錢兌換（動態規劃）

今天給大家分享一道動態規劃的常考題&#xff0c;零錢兌換&#xff0c;很有趣的動態規劃題目&#xff0c;希望可以對大家找工作過程中起到幫助&#xff0c;幫助大家拓展下思維 給你一個整數數組 coins &#xff0c;表示不同面額的硬幣&#xff1b;以及一個整數 amount &#xf…
閱讀更多...
6、Redis系統-數據結構-06-跳表

6、Redis系統-數據結構-06-跳表

六、跳表&#xff08;Skiplist&#xff09; 跳表是一種高效的動態數據結構&#xff0c;可以用于實現有序集合&#xff08;Sorted Set&#xff0c;Zset&#xff09;。與平衡樹相比&#xff0c;跳表具有實現簡單、效率高的優點&#xff0c;因此被 Redis 選用作為有序集合的底層數…
閱讀更多...
階段三：項目開發---搭建項目前后端系統基礎架構:任務13：實現基本的登錄功能

階段三：項目開發---搭建項目前后端系統基礎架構:任務13：實現基本的登錄功能

任務描述 任務名稱&#xff1a; 實現基本的登錄功能 知識點&#xff1a; 了解前端Vue項目的基本執行過程 重 點&#xff1a; 構建項目的基本登陸功能 內 容&#xff1a; 通過實現項目的基本登錄功能&#xff0c;來了解前端Vue項目的基本執行過程&#xff0c;并完成基…
閱讀更多...
如何讓代碼兼容 Python 2 和 Python 3？Future 庫助你一臂之力

如何讓代碼兼容 Python 2 和 Python 3？Future 庫助你一臂之力

目錄 01Future 是什么？ 為什么選擇 Future？ 安裝與配置 02Future 的基本用法 1、兼容 print 函數 2、兼容整數除法 3、兼容 Unicode 字符串 03Future 的高級功能 1. 處理字符串與字節 2. 統一異常處理…
閱讀更多...
linux kthread任務管理

linux kthread任務管理

目錄 一、linux 創建內核線程1.1 kthread_create1.2 kthread_create_worker kthread_queue_work 二、設置線程優先級和調度策略2.1 sched_setscheduler2.2 調度策略 一、linux 創建內核線程 1.1 kthread_create 在 linux 中&#xff0c;可以使用 kthread_create 接口創建內核…
閱讀更多...
移動校園(7)ii:uniapp路由響應攔截器處理token，以及微信小程序報錯當前頁面正在處于跳轉狀態，請稍后再進行跳轉....

移動校園(7)ii:uniapp路由響應攔截器處理token，以及微信小程序報錯當前頁面正在處于跳轉狀態，請稍后再進行跳轉....

依據昨天的寫完&#xff0c;在token過期之后&#xff0c;再次調用接口&#xff0c;會觸發后端攔截&#xff0c;扔進全局錯誤處理中間件 前端說明提示都沒有&#xff0c;只有一個這個&#xff0c;現在優化一下&#xff0c;再寫一個類似全局后置守衛&#xff0c;當狀態碼是401的時…
閱讀更多...
MySQL——數據連接池

MySQL——數據連接池

數據庫連接 --- 執行完畢 --- 釋放&#xff08;連接到釋放的過程十分浪費系統資源&#xff09; 池化技術&#xff1a;準備一些預先的資源&#xff0c;過來就連接預先準備好的 編寫連接池&#xff0c;實現一個接口 DataSource 開源數據源實現&#xff08;拿來即用&#xff09;…
閱讀更多...
增強安全防護，解讀智慧校園系統的登錄日志功能

增強安全防護，解讀智慧校園系統的登錄日志功能

在構建智慧校園系統時&#xff0c;登錄日志功能扮演著不可或缺的角色&#xff0c;它不僅是系統安全的守護者&#xff0c;也是提升管理效率和確保合規性的有力工具。這一機制詳細記錄每次登錄嘗試的方方面面&#xff0c;涵蓋了時間戳、用戶身份、登錄來源的IP地址乃至使用的設備…
閱讀更多...
phpcms 升級php8.3.8

phpcms 升級php8.3.8

windows 2008 server 不支持php8.3.8,需升級為windows 2012 1.下載php8.3.8 PHP8.3.9 For Windows: Binaries and sources Releases 2.配置php.ini (1.)在php目錄下找到php.ini-development文件&#xff0c;把它復制一份&#xff0c;改名為php.ini (2.)修改php安裝目錄 根…
閱讀更多...
《昇思 25 天學習打卡營第 10 天 | ResNet50 遷移學習 》

《昇思 25 天學習打卡營第 10 天 | ResNet50 遷移學習 》

《昇思 25 天學習打卡營第 10 天 | ResNet50 遷移學習 》 活動地址&#xff1a;https://xihe.mindspore.cn/events/mindspore-training-camp 簽名&#xff1a;Sam9029 使用遷移學習進行狼狗圖像分類 簡介 在機器學習和深度學習中&#xff0c;我們經常面臨數據不足的問題。 遷…
閱讀更多...
python【文件操作】

python【文件操作】

文件操作 一、創建文件夾二、文件操作模式1.覆蓋寫入2.讀取3.追加 三、 Python腳本在文件中查找和替換文本四、 python清空文件夾 一、創建文件夾 判斷文件或者文件夾是否存在 import ospathrD://測試文件夾 if not os.path.exists(path):os.mkdir(path)print(os.path.exists…
閱讀更多...
C++模板元編程(二)——完美轉發

C++模板元編程(二)——完美轉發

完美轉發指的是函數模板可以將自己的參數“完美”地轉發給內部調用的其它函數。所謂完美&#xff0c;即不僅能準確地轉發參數的值&#xff0c;還能保證被轉發參數的左、右值屬性不變。 文章目錄 場景舊的方法新的方法內部實現參考文獻 場景 思考下面的代碼&#xff1a; templ…
閱讀更多...
高防服務器的重要性

高防服務器的重要性

在數字化時代&#xff0c;網絡安全已成為企業和個人最為關注的問題之一。隨著網絡攻擊的日益頻繁和復雜&#xff0c;傳統的服務器租用服務已難以滿足高安全需求的市場。高防服務器租用應運而生&#xff0c;成為保護網絡安全的重要解決方案。本文將探討高防服務器租用的概念、重…
閱讀更多...
專業140+總分420+天津大學815信號與系統考研經驗天大電子信息與通信工程，真題，大綱，參考書。

專業140+總分420+天津大學815信號與系統考研經驗天大電子信息與通信工程，真題，大綱，參考書。

順利上岸天津大學&#xff0c;專業課815信號與系統140&#xff0c;總分420&#xff0c;總結一些自己的復習經歷&#xff0c;希望對于報考天大的同學有些許幫助&#xff0c;少走彎路&#xff0c;順利上岸。專業課&#xff1a; 815信號與系統&#xff1a;指定教材吳大正&#xf…
閱讀更多...
最新文章

Copyright @ 2022~2023