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目錄

為什么有上面這個問題？

問題的原因——走線電感

走線電感的阻抗

電感的影響

小結

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都說接口處的信號要先過ESD/TVS管，然后拉到被保護器件，為什么不這樣做效果就不好？那如果受板子實際情況限制，必須這樣layout，是一定不行嗎？
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為什么有上面這個問題？

有這個問題的原因，我覺得主要是因為兩點。

一是因為從原理圖上看來，二者并沒有區別，都是ESD管接在同一個網絡GPIO上面。既然沒有區別，那為什么結果會有差異呢？對于新手來說，確實難以理解。

二是既然跟layout有關，那兩種不同的layout方式？到底是影響了什么參數造成了這個差異呢？這些網上也沒有找到相關的較深入的文章。

問題的原因——走線電感

我們設想的是，放電時，靜電能量都從ESD管這里泄放掉，而不通過我們的芯片放電，這樣才能實現ESD管保護芯片的目的。

如上圖，理想情況下，如果ESD管的鉗位電壓足夠低，那么靜電放電電流基本都從ESD管進行泄放。問題是，我們通常要通過PCB實現這個電路，PCB ?Layout走線也不是理想的，會有走線電感。

上一期我們知道，ESD放電時信號頻譜帶寬是幾十Mhz到500Mhz，是高頻的，而電感是頻率越高，阻抗越大。如果Layout引入寄生電感，ESD泄放的時候電流也會在電感上面形成壓降，導致芯片端殘壓升高，如果電壓高于了芯片的耐受電壓，那么就會擊穿芯片，導致防護失敗。

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上面說法還是籠統，下面我們拿數據說話。

走線電感的阻抗

很多人可能會認為走線電感，那不就是寄生電感嗎，聽起來就很小，不能直接忽略嗎？能不能忽略自然就是看影響，只有沒影響的情況下才能忽略，那到底能不能忽略呢？

PCB的走線電感是可以計算的，就是用下面這個公式：

套用這個公式，可以得到走線長度1cm，寬度為6mil，銅厚為1oz的走線電感為9.41nH。

上面這個表格是我自己做了個excel表格，可以在excel里面輸入對應的線寬，銅厚，線長等參數，然后就可以得到對應的電感值了，也可以看右邊的表格做一個快速的估算。

好了，現在電感值已經有了，是9.41nH，我們根據公式ZL=jwL=2πfL，得到在50Mhz（ESD放電波形電流頻譜是幾十Mhz到500Mhz，貌似（不太確定）ESD釋放時能量主要集中在幾十Mhz這個頻率，所以取50Mhz）時的阻抗ZL(50Mhz)=2*π*50Mhz*9.41nH≈3Ω。

電感走線阻抗已經知道了，那么影響到底有多大呢？

電感的影響

我們以3.3V ESD器件esd9b33st5g為例子，如下圖。

如果我們是理想Layout?的情況下（沒有寄生電感），那么在ESD管泄放電流Ipp為1A的時候，鉗位電壓為10.5V。而如果現在Layout不好，引入了寄生電感，其50Mhz時等效阻抗為3歐姆，如果電流依然是1A，那么電感上面的壓降就是3V，這樣導致整體看起來，鉗位電壓從10.5V提到到13.5V。?

以上舉的是6mil，10mm的走線長度，這個走線長度已經是非常小的了，可以看到，它已經對我們的ESD性能造成了影響。

如果長度增加到10cm，從上表知道，走線電感就是140nh，50Mhz對應阻抗是ZL(50Mhz)=2*π*50Mhz*140nH≈43Ω，同樣的方法得到1A定流時的等效鉗位電壓VC=53.5V，這是我們說這個ESD完全沒用應該是沒毛病的。

小結

本文主要說下自己對于ESD管的Layout要求的理解，主要從寄生電感的角度來說的，雖說文章有一些數據，但是整體還算是定性分析。實際情況是更為復雜的，比如說ESD管到MCU也有走線，也有寄生電感，這對ESD更為友好一點。還有就是如果寄生電感大了，ESD的泄放電流應該也會小一些，而我上面的數據都是假設Ipp是1A時的。

再聲明下，文章的主要觀點并不是很嚴謹，我只是估摸是這樣，兄弟們可以結合自己的經驗去印證是不是這樣，總之不要盡信。

PCB設計時，信號走線要先過ESD/TVS管，這是為什么？ (qq.com)https://mp.weixin.qq.com/s/a6brtgdOglV4_UyCvh-idg