1 概述

本文用于講解Xilinx IP 的ZYNQ Ultrascale+ RF Data Converter ip的功能，以及使用說明，方便使用者快速上手。
參考手冊：
《PG269》
《ds889》
注意：
使用本IP的前提條件：vivado的版本要高于2020.2；

2 IP功能

本IP主要是實現RFSOC器件的ADC與DAC功能；其AD/DA路數如下：

2.1 ADC性能

2.2 DAC性能

3 IP端口

圖 1 IP 端口截圖
ip的端口如上圖所示（一收一發模式），說明如下表所示：
表 1 端口說明表
序號 端口名 功能說明 備注

1.  s_axi	IP配置端口	
   

2.  s00_axis	dac數據輸入端口	
   

3.  adc0_clk	adc輸入參考時鐘	
   

4.  dac0_clk	dac輸入參考時鐘	
   

5.  vin0_01	adc輸入引腳	
   

6.  sysref_in	sysref輸入時鐘	
   

7.  s_axi_aclk	s_axi端口數據對應的時鐘	
   

8.  s_axi_aresetn	s_axi端口數據對應的復位信號	
   

9.  m0_axis_aresetn	m0_axis端口數據對應的復位信號	
   

10. m0_axis_aclk	m0_axis端口數據對應的時鐘	
    

11. s0_axis_aresetn	s0_axis端口數據對應的復位信號	
    

12. s0_axis_aclk	s0_axis端口數據對應的時鐘	
    

13. m00_axis	Adc輸出的數據端口	
    

14. clk_adc0	ADC經過PLL后的時鐘	
    

15. clk_dac0	DAC經過pll后的時鐘	
    

16. irq	中斷	
    

4 代碼框架

4.1 ADC功能框圖

通過上圖可以看出本ADC的數據流中還有Gain/Phase,I/Q Mixer ，Decimation的控制；

4.2 DAC功能框圖

通過上圖可以看出本DAC的數據流中還有Interpolation, I/Q Mixer ,Gain/Phase,Filter的控制；

5 收發數據時序

5.1 ADC數據格式

以如上模式為例，可以看出，ADC輸出的數據是一個aclk輸出8個采樣點并行輸出。數據對應關系為：8*16bit=128bit;由圖上看是低16bit為第一個數，高16bit為最后一個數據；

5.2 DAC數據格式

以如上模式為例，可以看出，DAC輸的輸入數據是一個aclk輸出16個采樣點并行輸入。數據對應關系為：8*16bit=128bit;由圖上看是低16bit為第一個數，高16bit為最后一個數據；

6 時鐘配置

6.1 ADC/DAC參考時鐘

如上圖所示，當選擇PLL模式時，ADC/DAC的參考時鐘會根據采樣率自己計算，假如不使用PLL模式，則ADC/DAC的參考時鐘與采樣率相等。
6.2 Sysref參考時鐘

以上是手冊上關于sysref的計算，這里簡單解釋一下，重點主要有：
1） sysref的頻率與DAC/ADC的采樣率有16倍關系；
2） GCD代表公約數；
3） 最終的sysref的頻率要小于10MHZ；

7 數據格式配置模式

7.1 ADC的配置模式

ADC的配置模式主要有：

7.1.1 Real -> real;

7.1.2 Real ->IQ;

7.1.3 IQ -> IQ;

7.2 DAC的配置模式

DAC的配置模式主要如下。
DC的配置模式主要有：

7.2.1 Real -> real;

7.2.2 IQ -> Real;

7.2.3 IQ -> IQ;

8 其他

此外RFSOC還可以設置DDC/DUC，濾波器，NCO等功能，感興趣的請參閱手冊，這里就不作詳細介紹了。