在電子設計自動化（EDA）中，網表（Netlist） 是描述電路設計連接關系的核心數據結構，本質上是電路元件（如邏輯門、晶體管、模塊）及其互連關系的 文本化或結構化表示。它是從抽象設計（如原理圖或RTL代碼）到物理實現（如版圖）的關鍵橋梁。

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網表的核心組成

1. 元件（Instances）

   • 電路中的基本單元，如邏輯門（AND、OR、NOT）、寄存器、IP核或晶體管。
   • 例：U1 AND2X1 (A, B, Y); 表示一個二輸入與門實例。

2. 網絡（Nets）

   • 元件之間的電氣連接，即信號線。
   • 例：NET clk (U1.A, U2.CLK, U3.IN); 表示時鐘信號連接了三個元件的引腳。

3. 端口（Ports）

   • 設計模塊的輸入/輸出接口，用于層次化設計。
   • 例：INPUT clk, reset; OUTPUT data_out;

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網表的類型

類型	描述	應用場景
門級網表	以基本邏輯門（如NAND、NOR、FF）為單元，描述數字電路的邏輯結構。	邏輯綜合后，用于布局布線（Place & Route）。
晶體管級網表	詳細到晶體管（MOSFET）級別，描述模擬電路或底層數字電路的物理連接。	模擬電路設計、版圖驗證（LVS）。
行為級網表	高層次描述（如RTL代碼），未綁定具體工藝庫，需通過邏輯綜合轉換為門級網表。	早期功能仿真、架構驗證。

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網表在EDA流程中的作用

1. 設計轉換

   • 將 RTL代碼（如Verilog/VHDL）通過邏輯綜合（Logic Synthesis）轉換為門級網表。
   • 輸入：always @(posedge clk) q <= d;
     輸出：DFFQX1 U1 (.D(d), .CLK(clk), .Q(q));

2. 仿真與驗證

   • 門級網表用于時序仿真（Timing Simulation），驗證電路功能和時序約束（Setup/Hold Time）。

3. 物理實現

   • 布局布線工具（如Cadence Innovus）讀取網表，確定元件位置并連接金屬線，生成版圖（GDSII）。

4. 優化與調試

   • 通過網表分析關鍵路徑、功耗熱點，進行面積優化（Area Recovery）或時鐘樹綜合（CTS）。

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常見網表格式

1. Verilog Netlist

   • 標準硬件描述語言格式，廣泛用于數字電路設計。

   module adder (input A, B, output SUM);XOR2X1 U1 (.A(A), .B(B), .Y(SUM));
   endmodule
   

2. SPICE Netlist

   • 用于模擬電路和晶體管級仿真，包含器件參數。

   M1 DRAIN GATE SOURCE BODY NMOS W=180n L=20n
   R1 N1 N2 1k
   

3. EDIF（Electronic Design Interchange Format）

   • 廠商中立的工業標準格式，用于工具間數據交換。

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網表的實際應用示例

場景：設計一個4位加法器

1. RTL代碼 → 邏輯綜合 → 門級網表（包含XOR、AND、OR門）。
2. 網表輸入布局布線工具 → 生成版圖。
3. 通過LVS（版圖與原理圖對比）驗證網表與版圖一致性。

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網表常見問題

• 一致性錯誤：網表與版圖連接不匹配（LVS失敗）。
• 時序違例：關鍵路徑延遲超過約束（需通過網表優化調整）。
• 冗余邏輯：綜合工具生成的冗余門（需手動或工具清理）。

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總結

網表是EDA流程中的 “電路骨架”，承載了從邏輯設計到物理實現的全部連接信息。掌握網表的結構與操作，是進行芯片設計、驗證和優化的基礎技能。