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VC Spyglasshttps://blog.csdn.net/weixin_45791458/category_12828932.html?spm=1001.2014.3001.5482

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????????傳統上，基于仿真的動態驗證技術一直是功能驗證的核心方式。隨著現代SoC設計日益復雜，靜態驗證技術的引入變得愈發重要。

????????Synopsys的 VC Spyglass解決方案提供了下一代綜合性的靜態驗證平臺，包括：

• VC SpyGlass Built-In
• VC SpyGlass Lint
• VC SpyGlass CDC
• VC SpyGlass RDC
• VC SpyGlass Power Linting
• VC SpyGlass Connectivity Linting
• VC SpyGlass Constraints
• VC SpyGlass TestMAX Advisor

VC SpyGlass Built-In

????????在分析或綜合RTL設計時，VC SpyGlass會生成標準的錯誤或警告信息，這些信息被稱為內建消息。不同于在標簽檢查過程中生成的標簽違規信息，內建規則是指在綜合Verilog計過程中出現的與綜合和展開相關的內建消息。

VC SpyGlass Lint

????????VC SpyGlass Lint是一款靜態驗證工具，它通過預定義的標簽對Verilog、SystemVerilog和VHDL設計進行系統級到網表級的驗證，檢查其是否符合各種編碼規范和設計規則。在VC Lint環境中展開設計后，用戶可以使用內置的Tcl查詢命令、預設檢查項以及一套預定義的操作流程，對設計執行交互式查詢。

VC SpyGlass CDC

????????VC SpyGlass CDC可用于檢測設計中與跨時鐘域相關的問題。如果電路中添加了適當的同步機制，CDC驗證能夠有效提升驗證效果。

????????常見的CDC相關問題包括：

• 與亞穩態相關的問題

• 復雜同步器的設計問題

• 復位同步相關問題

• 時鐘、復位及交叉路徑實現方面的問題

????????VC SpyGlass CDC提供配置能力，可驗證特定設計的配置方式、同步器方案，以及其他高級 CDC檢查內容，如重匯聚、發散和復位驗證等。

????????在CDC驗證過程中，VC SpyGlass CDC會識別設計中的時鐘域、構建交叉路徑，并檢測同步器。在這一過程中，發現的問題會被記錄在違規數據庫中，工具通過規則消息、報告和相關文件形式報告問題，便于用戶審查與修復。

VC SpyGlass RDC

????????VC SpyGlass RDC執行復位驗證，以報告諸如亞穩態、毛刺以及導致芯片失效的功能性故障等問題。它具備先進的RDC功能，可對時序交叉路徑進行RDC同步處理、進行內存建模，并能從仿真數據庫中自動提取復位順序。

VC SpyGlass Power Linting

????????VC SpyGlass Power Linting可幫助你在RTL階段評估設計的功耗，并通過先進技術降低功耗。該工具有助于提升能效、防止熱問題、降低成本、確保符合法規要求，并提升器件的整體性能與可靠性。

VC SpyGlass Connectivity Linting

????????VC SpyGlass Connectivity Linting執行連接性檢查，以在設計早期發現并解決連接問題。隨著 SoC復雜性的不斷增加，門數量增多、集成了眾多IP和存儲器模塊，并包含多個電源域和時鐘域，使得在早期階段檢測和解決連接問題變得尤為重要。該工具提供了一種全面、緊湊且易讀的解決方案，用于在SoC層級驗證信號連接，支持一對一連接檢查、一對多連接檢查，以及多對多連接檢查。

VC SpyGlass Constraints

????????VC SpyGlass Constraints可幫助驗證時序約束(SDC)在RTL級別的完整性與正確性。
在RTL上運行lint檢查是一種推薦的最佳實踐，可在仿真或綜合之前識別并解決問題。同樣地，在綜合或靜態時序分析之前對SDC約束進行lint檢查，也可以幫助你快速定位并修復問題，從而避免在耗時的實現階段分析中才暴露出時序收斂相關的問題，減少不必要的延誤。

VC SpyGlass TestMAX Advisor

????????VC SpyGlass TestMAX Advisor執行RTL可測性分析與優化，使設計人員能夠在設計早期對RTL進行精細調整，以更有預見性地滿足制造測試和系統內測試的覆蓋率目標。
該工具包含多種與可測設計(DFT)相關的規則。許多TestMAX Advisor規則的效果依賴于用戶是否提供了相關的輔助信息。