Verilog 的“值變轉儲文件（VCD：Value Change Dump）”，這是一項在仿真調試中至關重要的技術，可以幫助你“看見”RTL中每個信號隨時間的變化過程。
一、什么是 Verilog 的值變轉儲文件（VCD）
VCD 文件是一種標準格式的文本文件，全稱為 Value Change Dump，用于記錄 Verilog 仿真過程中信號的取值變化。
它的作用類似于邏輯分析儀的抓取波形，但作用于 RTL 層，用于：
- 波形觀察（使用 GTKWave 等工具）
- 行為驗證
- 時序調試
- 測試激勵驗證
二、VCD 文件的生成流程
📌 步驟一：在 Testbench 中添加轉儲語句
在 Verilog 的仿真 testbench 中，加入以下系統函數：
initial begin$dumpfile("wave.vcd"); // 設置輸出的 VCD 文件名$dumpvars(0, tb_top); // 設置要轉儲的模塊或層級
end
參數解釋：
| 語句 | 含義說明 |
|---|---|
$dumpfile("file.vcd") | 設置輸出 VCD 文件的名稱。必須是 .vcd 后綴。 |
$dumpvars(level, scope) | 設置記錄的信號層級深度和作用域；level = 0 表示全記錄。 |
$dumpoff / $dumpon | 動態關閉/打開轉儲（常用于減小文件大小）。 |
三、VCD 文件格式結構簡要
VCD 文件是標準的純文本格式，其結構如下：
$timescale 1ns $end
$scope module tb_top $end
$var wire 1 a clk $end
$var wire 1 b rstn $end
...
$upscope $end
$enddefinitions $end
#0
0a
1b
#5
1a
#10
0b
每部分含義：
| 字段 | 含義 |
|---|---|
$timescale | 指定時間單位（仿真單位） |
$var | 定義變量名、寬度、標識符、別名 |
#<time> | 當前時間戳 |
0a / 1a | 標識符 a 的值變為 0 或 1 |
四、綜合示例
🧾 1. RTL 代碼
module counter(input clk, input rstn, output reg [3:0] count);always @(posedge clk or negedge rstn) beginif (!rstn)count <= 0;elsecount <= count + 1;end
endmodule
🧾 2. Testbench（包含 VCD）
module tb;reg clk = 0;reg rstn = 0;wire [3:0] count;counter uut(.clk(clk), .rstn(rstn), .count(count));always #5 clk = ~clk;initial begin$dumpfile("wave.vcd");$dumpvars(0, tb);#10 rstn = 1;#100 $finish;end
endmodule
五、VCD 文件查看工具
最常用的工具是開源波形查看器 GTKWave：
gtkwave wave.vcd
支持搜索、跳轉、游標測量、導出截圖等功能，適用于跨平臺（Windows/Linux）使用。
六、進階技巧
1?? 有選擇性地轉儲信號
只記錄某一子模塊，減小文件體積：
$dumpvars(0, tb.uart_inst);
2?? 控制轉儲時間段
$dumpoff;
#200;
$dumpon;
常用于忽略初始化過程，縮小文件：
initial begin$dumpfile("wave.vcd");$dumpvars(0, tb);#50 $dumpoff;#100 $dumpon;
end
3?? 轉儲多位總線的顯示
多位信號如 reg [7:0] data 會以：
b00000000 x // 二進制格式
顯示其值為 x 對應的名稱。
七、常見問題與注意事項
| 問題或注意點 | 說明 |
|---|---|
| 文件太大 | 控制 $dumpvars 的范圍或使用 $dumpoff |
| 不支持非標準類型 | real 等類型不支持，使用 $fwrite 輸出 |
Vivado 不直接支持 $dumpfile | 使用 write_vcd 或使用第三方仿真器 |
八、小結
| 項目 | 內容 |
|---|---|
| 文件格式 | .vcd，文本格式 |
| 用途 | 波形查看、調試、驗證 |
| 生成方式 | $dumpfile, $dumpvars |
| 查看工具 | GTKWave |
| 最佳實踐 | 控制范圍、分段轉儲 |
