對clk的約束

//約束clk為 125M Hz
create_clock -period 8.000 -name gt_refclk1_p -waveform {0.000 4.000} [get_ports gt_refclk1_p]

偽時鐘路徑，用于兩個時鐘域之間數據的交互

單邊性（unateness）對于時序很重要，因為它指定的輸入引腳上電平跳變將如何出現在輸出引腳上。

單邊性：

????????真單邊類型：輸入 引腳的 上升沿 導致輸出引腳的上升或者不變；

??????????????????????????????輸入 引腳的 下降沿 導致輸出引腳的下降或者不變；

????????負單邊類型：輸入 引腳的 下降沿 導致輸出引腳的上升或者不變；

??????????????????????????????輸入 引腳的 上升沿 導致輸出引腳的下降或者不變；

通常 最大路徑延時 為 晚路徑（late path），最小路徑 為 早路徑（early path）