大俠好，歡迎來到FPGA技術江湖，江湖偌大，相見即是緣分。大俠可以關注FPGA技術江湖，在“闖蕩江湖”、"行俠仗義"欄里獲取其他感興趣的資源，或者一起煮酒言歡。大俠好，“寧夏李治廷”再一次和各位見面了，今天給各位大俠分享在FPGA數字信號處理中通信類I/Q信號及產生。歡迎各位大俠一起切磋交流，共同進步。話不多說，上貨。加油
I/Q原理及優勢
對于有些通信類，光通信類以及射頻方向的同學都知道在通信的信號處理中，輸入的信號需要分成兩路(I路和Q路)，也被稱作為正交調制信號。通常射頻信號需要將低頻的基帶信號搬移到高頻的載波信號上進行傳輸，傳統方式是通過一個乘法器，將信號和載波進行相乘，實現頻譜搬移。
cos(a)*cos(b)=1/2[cos(a+b)-cos(a-b)]
但是這樣會增加兩個多余的信號頻率。信號通常來說越純凈越好，也對后續的插值，濾波，檢波起決定性的作用。而且在濾波的過程中很難濾除另外一個頻率，也徒然增加頻帶，消耗寶貴的資源。所以I/Q正交調制技術才得以在通信領域大展拳腳。Cos(a-b)=cos(a)*cos(b)+sin(a)*sin(b)
并且I/Q兩路信號可以降低采樣率，方便將信號采用復數信號的形式(z=a+bi)，降低每個支路的采樣率，降低對ADC的要求，節省開發和成品的成本，很好的保留原始信號的相位信息。
加油
FPGA中利用IP核實現I/Q信號的產生
Quartus中提供了一個IP核為DDIO IP，可供采集高速ADC傳入的數據后分成I/Q兩路信號。并且通常比數據處理時采用數據截位生成I/Q兩路數據方便高效。
DDIO IP核(雙倍數據速率IO)
DDIO(Double Data Rate IO)，IP核在邏輯單元(LE)中實現DDR寄存器，本程序中使用DDIO_IN實現一個DDR輸入接口，IP將在參考時鐘的上升沿和下降沿接收數據，實現2倍的時鐘速率將數據鎖存。
如果ADC選用的為14位，數據總線位寬選擇14bits，以及異步清零，未選擇數據使能端口，則數據的第一個bit將在輸入時鐘的下降沿被采集，反之將在上升沿被采集。
使用DDIO IP時需要注意OE信號在芯片中為低有效，但QuartusII軟件自動在輸出前添加一個反相器實現OE高電平有效，有需要可將OE轉換回低電平有效。
所以使用DDIO IP是通信中比較常見的一種做法，高速且精準。產生的I/Q兩路信號可以直接傳輸數字下變頻(DDC)模塊中進行處理，方便快捷。
大俠天賦異稟，本次交流到此結束，點到為止，有緣再見，告辭。
END后續會持續更新，帶來Vivado、 ISE、Quartus II 、candence等安裝相關設計教程，學習資源、項目資源、好文推薦等，希望大俠持續關注。大俠們，江湖偌大，繼續闖蕩，愿一切安好，有緣再見！
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