在背板系統或任何長走線設計里，你大概都碰過這畫面：
TDR 曲線一開始乖乖在 92 Ω，但越往末端、阻抗越爬越高，來到最高 97 Ω，心里瞬間涼半截
😒 ，「難不成... 板廠又翻車了嗎？」
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然后，當你去找板廠理論時，人家跟你講，這很正常啊，咱們測了好幾百張板子了，數據都是這樣子跑的，還拿出過往的測試圖給你看。 這到底...？
🔑?做任何決定前，先不要懷疑別人，想想自己是不是哪里搞錯了。?🔑
這其實是TDR模擬或是測試時很常見的現象，尤其是當走線設計越長，這個爬坡的現象越明顯，絕對不是說你的設計有問題，至于為什么會發生？ 本文帶您從為何TDR被如此廣泛地應用在SI領域，以及背后的基礎理論，再來解析為何傳輸線測試時會有往上爬的現象，讓您對TDR有更深一層的認識！
為何使用TDR？
TDR（Time-Domain Reflection），其實就像拿手電筒往線路里照，哪里斷、哪里接不好，一眼就能看出來。 很多行業都得靠它找線路的哪里發生開路，而在信號完整性這圈子，TDR更是我們的日常武器。 設計階段，工程師先在電腦里把每個零件，像是 Via、Connector、Trace，統統放到模擬軟件里面去跑模擬，算出它們應該有的阻抗，確保通道的阻抗匹配。 板子打樣做好后，還得把實際的板子，透過網絡分析儀或阻抗量測機臺，掃一遍真實阻抗曲線。 最后再把模擬圖疊上量測圖，比對每個波峰、波谷的位置是否接近，阻抗值差了多少，并確認設計時設定的參數，如材料的DK/DF是否與實際的一致，必要時還得透過切片，看看板子加工后的厚度與線寬/線距，整體比對起來如果很吻合，那我們才可以說模擬是靠譜的。
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說到TDR為什么這么好用，最大的原因就是因為它可以單靠一條步階波、只用一個 Port，就能把整條通道的阻抗分布掃得清清楚楚。 想想看，要量損耗還得準備兩邊 Test fixture、校正、鎖治具，流程相對冗長; 而TDR只要簡單一個Port，屏幕立刻畫出曲線，這種「單點注射、全段成像」的特性，真的省下我們許多的時間。
但很多人就會問：TDR 看不到損耗，那頻域規格怎么辦？ 其實，只要阻抗匹配做得夠好，損耗通常就不會差到哪去，真的要確認規格，再透過雙埠測試驗證一下即可，工作嗎... 還是得盡量省心呀。
TDR基本理論介紹
TDR除了可以單靠一個Port就得到通道的阻抗外，其實也可以拿來計算傳輸線的Delay，或是兩兩對象之間的距離，甚至是拿來求得等效介電常數！
阻抗分析
為什么TDR這么厲害，可以單單使用到一個Port就可以得到整條路徑的阻抗？
其實原理很簡單，透過分壓定理，稍微換算一下就可以得到答案！
下面這張圖... 應該不需要多做解釋了吧 😁
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從測試儀器如網絡分析儀，你看到的TDR圖大概率會長這個樣子。
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開頭會是一段測試治具Test Fixture，通常這段我們會把它De-embedded，或是做Time-domain gating把它拿掉，這樣數據看起來會稍微清楚些，不移除也是還好，不太會大幅度地影響測試結果，但是要小心一點，如果Test Fixture的設計很差很差，阻抗不匹配的太跨張，很容易導致待測物的數據嚴重失真！
接著是待測物通道的數據，例如PCB的SMT pad、過孔Via、傳輸線Trace、封裝PKG的Solderball皆會囊括其中。 可以看到這些零件分別有各自的阻抗表現，像開頭第一個掉落點，就是SMT pad與其上的Via組成的電容性負載所造成的低阻抗，因為TDR有分辨率的關系，造成SMT pad與Via在這邊難以分辨（所以我們在這篇文章有提到強烈建議做SMT pad+Via的共模擬去做兩者間的設計）。
電感性與電容性負載
我們在看TDR阻抗圖時，會很明顯看到阻抗曲線呈現上上下下的走勢，通常我們可以依據這條曲線的起伏來判斷這個時間點是電感性負載還是電容性負載來主導。
由于電感在高頻屬于“正”阻抗，因此如果阻抗曲線往上跳，代表這個時間點是電感性負載。
而電容在高頻屬于“負”阻抗，所以如果阻抗曲線往下跳，則表示電容性負載在此時主導了阻抗結果。
（這篇文章對于TDR分析寫得很好，也建議各位去看）
電感在高頻屬于“正”阻抗：
ZL=jωL
電容在高頻屬于“負”阻抗：
ZC=?j1ωC
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所以意思就是，如果你覺得阻抗過高，那就得想辦法在那個位置增加電容; 如果阻抗過低，那就搞個電感給它，把阻抗補償回來即可！
如果大家對補償機制有興趣，我們再額外討論啰~ 🤭
Delay分析
TDR 是純時域的量測方法：我們把一個上升時間很快的步階波打進待測物，波一路向前跑，當它遇到不連續點時，因為阻抗不匹配，而產生反射波。 反射波沿原路折返回儀器，每個阻抗不連續的「出現時間」，就代表這個阻抗不連續點離源頭多遠。 換句話說，TDR也可以拿來判斷待測物的長度，或是兩兩對象之間的距離。
不過要記得一件事：因為步階波從源頭跑到不連續點再反射回來，實際走了「去程+回程」兩倍的路，所以儀器上顯示的時間自然也是兩倍。
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這邊通過一個簡單的示例來介紹如何通過TDR阻抗圖計算出兩兩對象之間的距離：
首先，長度是波速跟時間的乘積，波在材料里面的速度跟介電常數DK有關，其中c是光速c=3 \times 10^8 m/s = 0.0118 inch/ps：
L=v×t=cDKeff??????√×t
稍作個轉換會得到時間t：
t=L×DKeff??????√c
就可以得到我們要的長度L了：
L=c×tDKeff??????√
當然，如果有長度，也可以換算得到等效介電常數DKeff
DKeff=(c×tL)2
舉這個案例來分析一下，兩個不連續點的時間間隔是1.4ns，中間平滑的區域是傳輸線，Round trip delay是2TD，所以其實走完這段傳輸線線長大約需要700ps的時間，等效介電常數DKeff大約是3，所以稍微換算一下就可以得到長度L是4.77inch。
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為何TDR模擬與測試時，傳輸線阻抗會一直往上跑？
步階波（Step Function）
簡單介紹TDR后，終于來到本文主題，為何TDR測試時，容易看到傳輸線阻抗一路往上跑的現象？
我們先來看什么是步階波（Step Function），這個波只有一個上升緣，是瞬時AC成分，而其它時間都是保留在low或是high level，也就是DC成分。
瞬時AC的時間才是信號會發生反射的時間點，而DC穩態則是會分壓，也就是說會得到傳輸線的電阻。
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實際的模擬結果：一探究竟為何在TDR中，傳輸線阻抗會爬升
我們直接通過模擬來看結果：
我們準備了一條理想傳輸線，5inch長度時，DC直流的電阻為1.5Ohm，10inch時為3Ohm。
從TDR的圖來看，的確5inch的傳輸線會爬升1.5Ohm，而10inch傳輸線則會爬升3Ohm。
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如果是差動對的TDR結果，會因為差動對本身是兩兩互相參考，所以這個電阻還會再乘兩倍，5inch的線會有3Ohm的爬升，而10inch的線會有6Ohm的爬升！
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以上的結果是通過電路模擬軟件的W-element model萃取得到的，接下來我們透過3D軟件Clarity，萃取一段真實Layout里頭的傳輸線，這段線大約5.7inch，DC電阻大約是4Ohm左右，跟TDR的爬升幅度很類似唷！
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至于在評估阻抗時，這個爬升需不需要考慮在內？ 其實并不用，當您知道這個現象的緣由后，以后只需要考慮最起頭的位置，那個位置顯示的阻抗是95Ohm，那這條傳輸線的阻抗就是95Ohm啰！
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