目錄

1. 簡介

2.?Bank Overview

2.1 Diagram

2.2 IOB

2.3 Slice

2.4 Byte Group

?2.5?I/O bank 示例

2.6 Pin Definition

2.7?數字控制阻抗(DCI)

2.8?SelectIO 管腳供電電壓

2.8.1 VCCO

2.8.2 VREF

2.8.3 VCCAUX

2.8.4 VCCAUX_IO

2.8.5 VCCINT_IO

3. 總結

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1. 簡介

I/O Tile Overview

AMD UltraScale 器件可提供各種 I/O：高性能 (HP)、高密度 (HD) 和高量程 (HR) I/O bank。

• HP I/O bank 用于高速存儲器和其它芯片對芯片接口 （電壓上限 1.8V）的性能要求。
• HR I/O bank 用于更廣泛的 I/O 標準 （電壓上限 3.3V）。
• HD I/O bank 用于低速接口。

所有 UltraScale 器件都具有可配置的 SelectIO 接口驅動和接收器，支持多種標準接口。集成功能包括對輸出強度和斜率的可編程控制、可使用數控阻抗 (DCI) 的片上終端以及可在內部生成參考電壓 (INTERNAL_VREF)。

除了某些特殊情況，每個 I/O bank 包含 52 個 SelectIO 管腳：

• 48 個可以實現單端和差分 I/O
• 4 個管腳（包括多用途 VRP 管腳）僅為單端 IOB。
• 每個 SelectIO 資源都包含輸入、輸出和三態驅動。

SelectIO 管腳可根據各種 I/O 標準 （包括單端和差分）進行配置。

• 單端 I/O 標準包括 LVCMOS、 LVTTL、 HSTL、 SSTL、 HSUL 和 POD 等。
• 差分 I/O 標準包括 LVDS、 Mini_LVDS、 RSDS、 PPDS、 BLVDS、 TMDS、 SLVS、 LVPECL、 SUB_LVDS 以及差分HSTL、 POD、 HSUL 和 SSTL 等。

2.?Bank Overview

2.1 Diagram

• 每個 I/O bank 包含 52 個管腳，包含單端標準輸入、輸出或雙向 I/O。
• I/O bank 可以是 HD 或 HP I/O bank。
• 每個 I/O bank 最多有 48 個可以配置為 24 個差分信號管腳。
• 每個單端管腳關聯的邏輯稱為位 slice，對于 _P 管腳，差分管腳對稱為主位slice，對于 _N 管腳，稱為從位 slice。?

在同一個 I/O bank 中，有兩個可用的 PLL（鎖相環）與位 slice 相關聯。每個 PLL 都有專用的高速時鐘連接到位 slice 的控制器。此外，每個 PLL 還有兩個額外的輸出，可以用作 I/O bank 覆蓋的時鐘區域中的邏輯應用時鐘。混合模式時鐘管理器 (MMCM) 可以作為 I/O bank 中位 slice 控制器和時鐘區域中的邏輯的時鐘源，同時也可以作為整個 FPGA 中 I/O bank 和邏輯的時鐘源。

2.2 IOB

每個 IOB 都與位 slice 組件直接連接，其中包含用于串行、解串、信號延遲、時鐘、數據和三態控制以及用于 IOB 寄存的輸入和輸出資源。

單端 HP IOB 框圖

標準 HP IOB 框圖

2.3 Slice

在 FPGA 設計中，slice 是一個基本的邏輯單元，包含多個邏輯資源。具體到 I/O bank 中的 bit slice，它指的是與每個單端或差分引腳對關聯的邏輯資源。在差分信號對中，主位 slice（master bit slice）通常與正極引腳（_P）關聯，而從位 slice（slave bit slice）與負極引腳（_N）關聯。

2.4 Byte Group

每個 byte group 包含 12 個可用于單端或差分信號的引腳（N0-N11），以及一個額外的單端信號引腳（N12）。

Name	                        Memory Byte Group	Bank	I/O Type
--------------------------------------------------------------------
IO_T0U_N12_VRP_A28_65	        0U	                65	    HP
--------------------------------------------------------------------
IO_L6N_T0U_N11_AD6N_A21_65	    0U	                65	    HP
IO_L6P_T0U_N10_AD6P_A20_65	    0U	                65	    HP
IO_L5N_T0U_N9_AD14N_A23_65	    0U	                65	    HP
IO_L5P_T0U_N8_AD14P_A22_65	    0U	                65	    HP
IO_L4N_T0U_N7_DBC_AD7N_A25_65	0U	                65	    HP
IO_L4P_T0U_N6_DBC_AD7P_A24_65	0U	                65	    HP
IO_L3N_T0L_N5_AD15N_A27_65	    0L	                65	    HP
IO_L3P_T0L_N4_AD15P_A26_65	    0L	                65	    HP
IO_L2N_T0L_N3_FWE_FCS2_B_65	    0L	                65	    HP
IO_L2P_T0L_N2_FOE_B_65	        0L	                65	    HP
IO_L1N_T0L_N1_DBC_RS1_65	    0L	                65	    HP
IO_L1P_T0L_N0_DBC_RS0_65	    0L	                65	    HP
--------------------------------------------------------------------

?2.5?I/O bank 示例

Bank 44 of XCKU040FFVA1156

2.6 Pin Definition

《UltraScale+ Device Packaging and Pinouts Product Specification User Guide (UG575)》

VRP，這個引腳是用于 P transistor 的 DCI 電壓參考電阻（每個 Bank，要與一個參考電阻一起拉低）。

RS[0-1]，Revision 選擇輸出。

FOE_B，閃存輸出使能，低電平有效。

FWE_FCS2_B，用于BPI閃存的低電平閃存寫使能，或用于第二個SPI（x8）閃存的閃存芯片選擇。

2.7?數字控制阻抗(DCI)

隨著器件尺寸增大和系統時鐘速度變快，PCB設計和制造變得更加困難，保持信號完整性成為關鍵問題。傳統上，通過添加電阻來匹配走線的阻抗，但這會增加板面積和元件數量。為了解決這些問題，AMD開發了數字控制阻抗（DCI）技術。

DCI技術通過控制驅動器的輸出阻抗或為接收器添加并聯終端來匹配傳輸線的特征阻抗。DCI在I/O內部主動調整阻抗，以校準放置在VRP引腳上的外部精密參考電阻，從而補償工藝變化、溫度和供電電壓波動帶來的影響。每個VRP引腳需要一個獨特的參考電阻（240?）。

DCI為接收器提供并聯終端，消除了板上終端電阻的需求，減少了板路難度和元件數量，并通過消除突變反射來提高信號完整性。DCI僅適用于HP I/O Bank。

所有受支持的 DCI I/O 標準

2.8?SelectIO 管腳供電電壓

2.8.1 VCCO

VCCO 電源是 I/O 電路的主電源。特定 HP I/O bank 的所有 VCCO 管腳必須連接到開發板上相同的外部供電電壓，因此，該 I/O bank 內的所有 I/O 的 VCCO電平必須相同。?

在 HR I/O bank 中，如果 I/O 標準電壓要求為 ≤1.8V，而應用的 VCCO 電壓為 ≥2.5V，則器件將自動進入過壓保護模式。使用正確的 VCCO 電壓電平重新配置器件可恢復正常運行。

I/O 標準	VCCO (V)		Vref(V)
	輸出	輸入
LVCMOS33	3.3	3.3	不適用
LVCMOS18	1.8	1.8	不適用
LVCMOS12	1.2	1.2	不適用
…	…	…	…
SSTL12	1.2	1.2	0.6
SSTL15_DCI	1.5	1.5	0.75
POD12	1.2	1.2	0.84
MIPI_DPHY_DCI	1.2	1.2	不適用
LVDS	1.8	1.8	不適用

2.8.2 VREF

帶差分輸入緩存的單端 I/O 標準需要輸入參考電壓 (VREF)。

如果 I/O bank 中需要 VREF，可將專用 VREF 管腳作為 VREF 供電輸入 （外部），或者使用內部生成的 VREF （INTERNAL_VREF 或 VREF 掃描 （僅限 HP I/O bank））。使用INTERNAL_VREF 約束即可啟用內部生成的參考電壓。

在 I/O 標準無需輸入參考電壓的 bank 中，請使用 500Ω 或 1KΩ 電阻將專用 VREF 管腳連接至 GND，或使其保持浮動。

2.8.3 VCCAUX

全局輔助 (VCCAUX) 供電軌主要用于為器件內部各個塊的互聯邏輯供電。在 I/O bank 中，VCCAUX 還用于為某些 I/O 標準的輸入緩存電路供電。其中包括部分不高于 1.8V 的單端 I/O 標準，以及部分 2.5V 標準 （僅限 HR I/O bank）。此外，VCCAUX 供電軌還為大多數差分 I/O 標準和 VREF I/O 標準中使用的差分輸入緩存電路供電。

2.8.4 VCCAUX_IO

輔助 I/O (VCCAUX_IO) 供電電壓軌用于為 I/O 電路供電。 VCCAUX_IO 只能按 1.8V 標準供電。

2.8.5 VCCINT_IO

這是 I/O bank 的內部電源。連接至 VCCINT 供電電壓軌。

3. 總結

本文深入介紹了AMD UltraScale系列器件中的 I/O Tile 功能和配置，涵蓋了高性能（HP）、高密度（HD）和高量程（HR）I/O bank的特性和應用。每種I/O bank針對不同的性能需求和電壓范圍設計，其中HP I/O bank主要用于高速接口，HR I/O bank適用于廣泛的I/O標準，而HD I/O bank則面向低速接口。文章還闡述了SelectIO接口的靈活配置能力，包括支持多種標準接口、輸出強度和斜率的可編程控制、數控阻抗（DCI）以及內部生成參考電壓（INTERNAL_VREF）等高級功能。

本文還指出了數字控制阻抗（DCI）的作用，該技術通過調整I/O內部阻抗以匹配傳輸線，優化了信號完整性并簡化了PCB設計。此外，文中還講解了SelectIO管腳的供電電壓要求，強調了VCCO、VREF、VCCAUX、VCCAUX_IO和VCCINT_IO等電壓軌對于確保I/O性能和信號完整性的重要性。