以標準單元庫tcb_n12ffcll_bwp_6t_20_p96_cpd_lvt_tt0p8v25c_hm_lvf_p_ccs舉例說明臺積電工藝庫命名規則。

文件名分段解析

字段	含義	補充說明
tcb	TSMC標準單元庫（TCBN = TSMC Cell Library, Base Node）	通常用于標識基礎標準單元庫，區別于IO庫（tciobn）或模擬庫（tcap）。
n12ffcll	12nm FinFET工藝（FFCLL = FinFET Compact Low Leakage）	ff表示Fast-Fast工藝角（高性能），cll表示低泄漏（Compact Low Leakage），用于低功耗設計。
bwp	單元架構代碼（Body-Biased Well-Provided）	表示Tapless庫（無襯底接觸），需外部插入Well Tap Cell，節省面積。
6t	Track Height（軌道高度）	6-track表示單元高度為6條金屬線寬度，影響布局密度。例如，12nm工藝中1 track ≈ 48nm。
20	Gate Length（柵極長度，單位nm）	實際物理柵長可能小于標稱值（12nm工藝中物理柵長約12-14nm，此處20nm可能是設計規則編號）。
p96	Poly Pitch（多晶硅柵間距，單位nm）	12nm工藝中典型Poly Pitch約為50-60nm，此處96nm可能是電壓標識（如0.96V）或特殊設計規則。
cpd	時鐘路徑優化（Clock Path Delay）	針對時鐘樹單元的優化庫，降低時鐘偏移（Skew）和功耗。
lvt	低閾值電壓（Low Vt）	低閾值晶體管速度快但漏電高，適合高性能模塊。其他選項：hvt（高閾值）、svt（標準閾值）。
tt0p8v25c	PVT Corner條件：Typical-Typical, 0.8V, 25°C	用于標稱性能分析，其他常見Corner：ss0p72v125c（Slow-Slow, 0.72V, 125°C）。
hm	Hold Margin（保持時間裕量）	時序分析時額外增加的Margin，防止Hold違例（如增加10%時序約束）。
lvf	Low Voltage Flop（低電壓觸發器）	優化在低電壓下工作的觸發器，可能采用特殊電路結構（如Retention Flip-Flop）。
p	可能表示Power Optimization（功耗優化）	或指特定版本（如p1、p2為修訂版）。
ccs	復合電流源模型（Composite Current Source）	替代傳統的NLDM（非線性延遲模型），更精確模擬先進工藝下的電流和時序。

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參數	數值變化方向	對功耗的影響	對性能的影響	物理原理說明
Track Height (6t)	↑（Track數增加）	↑動態功耗（布線資源多→電容增大）	↑驅動能力（單元高度大→電流增強）	高Track單元面積大，但驅動更強。
Gate Length (20)	↑（柵極長度增加）	↓漏電功耗（溝道控制增強）	↓速度（載流子遷移時間延長）	長柵極抑制短溝道效應，但電阻增大。
Poly Pitch (p96)	↑（間距增大）